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台積電製程深度解析:N7到N2、FinFET與GAA技術演進全覽

  • 作家相片: Amiee
    Amiee
  • 4月28日
  • 讀畢需時 7 分鐘

您手中的智慧型手機、電腦裡的高效能處理器、甚至是驅動人工智慧革命的強大晶片,其核心動力很可能都來自同一家公司——台積電(TSMC);這家全球領先的晶圓代工巨擘,憑藉其不斷突破的半導體製程技術,定義了現代電子產品的樣貌與能力;然而,當我們聽到 N7、N5、N3 甚至未來的 N2 這些製程節點名稱時,它們究竟代表什麼意義;這些數字的縮小,又意味著哪些底層技術的巨大變革呢。


本文將帶您從基礎概念出發,逐步深入台積電各代製程節點的核心原理、關鍵技術演變(從 FinFET 到 GAA)、性能比較,乃至未來的挑戰與展望;無論您是想了解最新科技趨勢的愛好者,或是需要掌握技術細節的產業專業人士,都能在此獲得清晰的理解與深入的洞見。



半導體製程的核心:微縮的永恆追求


半導體製程的核心目標,簡單來說,就是在同樣面積的矽晶圓上,塞入更多、更小、更快的電晶體(Transistor);電晶體是構成晶片的最小開關單元,其數量與效能直接決定了晶片的運算能力與功耗表現;數十年來,業界遵循著摩爾定律(Moore's Law)的觀察,電晶體數量大約每兩年翻一倍,驅動著電子產品的飛速發展。


實現微縮的關鍵在於縮小電晶體的尺寸,特別是「閘極長度」(Gate Length);然而,當電晶體縮小到奈米等級時,傳統的「平面型電晶體」(Planar Transistor)開始面臨嚴峻的挑戰,例如電流漏失(Leakage Current)問題日益嚴重,導致功耗增加、效能難以提升;這就像水龍頭關不緊,即使在關閉狀態下,仍有電流偷偷溜走。



FinFET 的崛起:從平面到立體的革命


為了解決平面電晶體的漏電問題,一種革命性的結構——鰭式場效電晶體(Fin Field-Effect Transistor, FinFET)應運而生;想像一下,將原本平躺的導電通道(Channel)豎立起來,形成像魚鰭一樣的立體結構(Fin),閘極則從三面包裹住這個鰭狀結構;這種設計大幅增加了閘極對通道電流的控制能力,能更有效地開啟或關斷電流,顯著減少漏電,同時提高效能。

台積電在 16 奈米(N16)節點首次導入 FinFET 技術,並在隨後的 N7 節點將其發揚光大,奠定了技術領先地位;N7 製程的成功,不僅是 FinFET 技術的成熟展現,也大量採用了深紫外光微影(Deep Ultraviolet Lithography, DUV)技術,並開始導入部分極紫外光微影(Extreme Ultraviolet Lithography, EUV)技術,為後續更先進的製程打下基礎。




解讀台積電製程節點:不只是數字遊戲


在討論 N7、N5、N3 等節點時,必須理解這些「奈米」數字(如 7nm, 5nm, 3nm)在現代製程中,已不再直接對應電晶體的某個具體物理尺寸(如閘極長度);它們更像是一種「世代標籤」或「品牌名稱」,代表著相較於前一代技術,在 PPA(效能 Performance、功耗 Power、面積 Area)上的綜合性進步。


每一代製程節點的推出,通常伴隨著以下關鍵指標的提升:


  1. 電晶體密度(Transistor Density):  每單位面積可容納的電晶體數量增加;意味著晶片可以更小或在相同尺寸下整合更多功能。

  2. 效能(Performance):  電晶體的開關速度更快;意味著晶片運算速度提升。

  3. 功耗(Power):  在相同效能下,所需電力減少;或者在相同功耗下,能提供更高運算力。


因此,評估一個製程節點的優劣,需要綜合考量 PPA 三個面向,而非僅看節點名稱的數字大小。



台積電關鍵 FinFET 製程家族演進


台積電的 FinFET 技術經歷了數代的演進與優化,主要節點家族包括:


  • N7 家族:

    • N7: 台積電第一個大規模量產的 FinFET 世代,主要使用 DUV 微影,搭配少量關鍵層的 EUV;是許多高性能 CPU、GPU 的主力製程。

    • N7+: 首次在關鍵層導入更多 EUV 微影,提升密度與良率。

    • N6: 作為 N7 的優化版本,進一步擴大 EUV 使用,提供更好的 PPA 與設計法則相容性,讓客戶能較輕易地從 N7 升級。

  • N5 家族:

    • N5: 標誌著 EUV 微影技術的全面導入,帶來顯著的電晶體密度與 PPA 提升;相較於 N7,N5 在相同功耗下速度提升約 15%,或在相同速度下功耗降低約 30%,邏輯密度提升約 80%。

    • N4: 是 N5 的光學微縮與優化版本,提供更佳的 PPA,但架構上變革不大。

    • N4P: N4 的進一步強化版,在效能、功耗和密度上再次提升。

  • N3 家族:

    • N3/N3B: 作為 FinFET 架構的巔峰之作,持續導入更多 EUV 技術與製程創新;相較於 N5,N3B 在相同功耗下速度提升約 10-15%,或在相同速度下功耗降低約 25-30%,邏輯密度提升約 70%。然而,其初期成本與複雜度較高。

    • N3E: 是 N3B 的延伸與優化版本,犧牲了部分密度以換取更寬廣的製程窗口、更好的良率與效能,並降低成本,被認為是 N3 世代的主力。

    • N3P/N3X/N3AE: N3E 的後續強化版,分別針對效能、功耗、密度或特定應用(如車用電子 Auto Early, AE)進行優化。


表格一:台積電主要 FinFET 製程節點比較

製程節點

主要技術特徵

相較前代 PPA (大約)

EUV 使用程度

主要應用領域

N7

成熟 FinFET, 部分 EUV

(基準點)

高效能運算, 行動裝置

N6

N7 優化, 增加 EUV

密度提升 ~18%, 功耗/效能微幅改善

高效能運算, 行動裝置

N5

全面導入 EUV

速度 +15% 或 功耗 -30%, 密度 +80% (vs N7)

頂級處理器, AI 晶片

N4

N5 光學微縮與優化

效能/功耗/密度微幅改善 (vs N5)

頂級處理器, AI 晶片

N3B

FinFET 巔峰, 擴大 EUV

速度 +10-15% 或 功耗 -25-30%, 密度 +70% (vs N5)

極高

早期採用者

N3E

N3B 優化, 重視良率/成本

效能/功耗優於 N3B, 密度略降 (vs N3B), 整體優於 N5

極高

高效能運算, AI, 行動

(註:PPA 提升數據為台積電官方宣稱的大約值,實際表現會因設計而異)



下一個篇章:GAAFET (奈米片) – N2 時代的來臨


即使 FinFET 技術如此成功,隨著電晶體尺寸持續微縮,其物理極限也逐漸浮現;當鰭狀結構變得越來越薄,量子效應與漏電問題又會再次變得顯著;為了突破 FinFET 的瓶頸,業界將目光投向了下一代電晶體架構——環繞式閘極場效電晶體(Gate-All-Around Field-Effect Transistor, GAAFET),三星稱之為 MBCFET,而台積電則傾向使用「奈米片」(Nanosheet)架構。


GAAFET 的核心概念是將原本鰭狀的通道,變為水平堆疊的「奈米片」或「奈米線」(Nanowire),閘極材料則完全包裹住這些通道的四周;相較於 FinFET 的三面包裹,GAAFET 的四面環繞式閘極提供了更優異的靜電控制能力,能夠更有效地抑制漏電流,尤其是在 3 奈米及以下的節點,其優勢將更加明顯。


台積電預計在 N2(2 奈米)節點首次導入 GAAFET(奈米片)架構;這代表著一次重大的技術轉變,預期將帶來:


  • 更佳的功耗效率: 在相同驅動電流下,GAAFET 的漏電更低。

  • 更高的效能潛力: 透過調整奈米片的寬度,可以更靈活地調控電晶體的效能。

  • 更佳的微縮性: 理論上,GAAFET 比 FinFET 更適合推進到更小的幾何尺寸。


然而,GAAFET 的製造也帶來了新的挑戰,例如奈米片結構的精確製造、新材料的導入、複雜的蝕刻與沉積製程等,都需要克服。



表格二:FinFET vs. GAAFET (奈米片) 比較

特性

FinFET (鰭式場效電晶體)

GAAFET / Nanosheet (環繞式閘極/奈米片)

優勢轉換

通道結構

垂直鰭狀 (Fin)

水平堆疊奈米片 (Nanosheet)

GAAFET 設計彈性更大

閘極包裹方式

三面包裹通道

四面環繞包裹通道

GAAFET 閘極控制力更強

漏電流控制

良好

極佳

GAAFET 更能抑制短通道效應與漏電

效能調控

主要靠鰭片數量

可透過奈米片寬度與數量調整

GAAFET 提供更細緻的效能/功耗取捨

製程複雜度

非常高

GAAFET 製造挑戰更大

導入節點 (TSMC)

N16, N7, N5, N3 家族

N2 (預計)

代表電晶體架構的世代躍進



製造挑戰、創新與生態系


每一次製程節點的推進,都伴隨著巨大的研發投入與製造挑戰;EUV 微影技術的導入雖然解決了 DUV 解析度的瓶頸,但其光源產生效率、光罩保護、隨機缺陷(Stochastic Defects)等問題仍需持續克服;此外,新材料的開發(如高遷移率通道材料、低電阻接觸材料)、更精密的蝕刻與薄膜沉積技術、以及先進封裝技術(如 CoWoS, SoIC)的整合,都對維持技術領先至關重要。


台積電的成功不僅在於其製程技術本身,更在於其建立的龐大生態系;從電子設計自動化(EDA)工具夥伴、矽智財(IP)供應商、設備與材料供應商,到廣大的無晶圓廠(Fabless)設計公司客戶,形成了一個緊密合作、共同推進技術邊界的網絡。


應用場景與未來展望


台積電的先進製程技術,是驅動各領域創新的引擎:


  • 高效能運算(HPC)與人工智慧(AI):  最先進的製程(如 N5, N3, 未來的 N2)是打造頂級 CPU、GPU 與 AI 加速器的基礎,滿足資料中心、超級電腦對龐大算力的需求。

  • 行動裝置:  主流製程(如 N7, N6, N5, N4)兼顧效能、功耗與成本,為智慧型手機、平板電腦提供強大的處理能力與持久的電池續航。

  • 物聯網(IoT)與邊緣運算:  成熟或功耗優化的製程(如 N12, N22, N28)適用於對成本和功耗極為敏感的 IoT 設備。

  • 車用電子:  針對可靠性與安全性要求極高的車用晶片,台積電也提供專屬的 Auto 製程選項(如 N7A, N5A, N3AE)。


展望未來,台積電的技術藍圖已規劃至 N2 之後的 A16(1.6 奈米)世代;除了持續推進 GAAFET 架構,更前瞻的技術如互補式場效電晶體(CFET)——將 N 型和 P 型電晶體垂直堆疊,以追求極致的密度——也在探索之中;同時,與先進封裝技術的深度整合(如 Chiplet 小晶片設計),將成為延續摩爾定律精神、提升系統效能的關鍵路徑。


結論


台積電的半導體製程演進,是一部不斷挑戰物理極限、追求極致微縮與效能的創新史詩;從平面電晶體到 FinFET 的立體革命,再到即將來臨的 GAAFET 奈米片時代,每一次技術跨越都為全球科技產業帶來了深遠的影響;理解這些製程節點背後的原理、演進脈絡與 PPA 權衡,不僅能幫助我們看懂最新晶片的規格,更能洞察驅動未來科技發展的核心動力;台積電的領先地位,建立在深厚的技術積累、龐大的研發投入以及與生態系夥伴的緊密合作之上,其未來的每一步,仍將持續定義全球半導體的技術前沿。

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