超越 FinFET：探索通往 CFET 與垂直電晶體的路線圖

FinFET之後的微縮需求

FinFET 的傳奇與摩爾定律的持續驅動

鰭式場效電晶體（FinFET）技術的出現，標誌著電晶體元件歷史上第一次重大的架構轉變。其引入的三柵極控制（trigate control）結構，成功地將閘極長度微縮（gate-length scaling）的進程延續了數個世代 。數十年來，摩爾定律（Moore's Law）——預測晶片上電晶體數量大約每兩年翻倍——一直是半導體產業創新的主要驅動力，持續推動著元件微縮化與效能提升 。相較於傳統的平面互補式金屬氧化物半導體（CMOS），FinFET 技術在效能提升和功耗降低方面取得了顯著成就。例如，16奈米/14奈米 FinFET 製程與28奈米平面製程相比，可提供40-50%的效能提升或50%的功耗降低 。這些成就確立了 FinFET 在近代半導體技術發展中的關鍵地位。   

然而，技術的演進永無止境。隨著元件尺寸持續逼近物理極限，即使是如 FinFET 這樣革命性的架構，也開始面臨其微縮瓶頸。這種向非經典元件架構的轉變，早在32奈米節點之後便已預見，顯示了業界對於平面CMOS乃至如FinFET等3D結構最終限制的長期認知 。   

FinFET 微縮能力的瓶頸浮現

儘管 FinFET 取得了巨大成功，但隨著元件尺寸向5奈米以下節點邁進，其在物理和製造上的根本限制也日益凸顯 。這些限制使得 FinFET 技術難以繼續滿足摩爾定律對持續微縮的要求，迫使產業界和學術界積極尋找下一代電晶體架構。   

尋求後繼架構：GAAFET 與 CFET 的登場

在此背景下，全環繞柵極場效電晶體（Gate-All-Around FET, GAAFET）作為 FinFET 的直接後繼者應運而生，它透過柵極四面環繞通道的設計，提供了更優越的靜電控制能力 。更進一步，互補式場效電晶體（Complementary FET, CFET）作為一種更先進的垂直堆疊架構，有望實現更高的電晶體密度和效能，代表著超越平面和並排3D結構的典範轉移 。本報告旨在深入探討從 FinFET 到這些先進垂直電晶體架構的技術路線圖，詳細分析其技術原理、挑戰以及產業進展。   

從平面 CMOS 到 FinFET，再到如今的 GAAFET 乃至未來潛在的 CFET，電晶體基礎架構變革的步伐似乎正在加快。這暗示著隨著技術的發展，業界正更快地觸及物理極限，需要比以往更頻繁地採用更激進的解決方案，而非僅僅依賴漸進式的微縮。平面 CMOS 架構憑藉漸進式微縮主導了數十年，FinFET 作為向3D的重大轉變，也持續了數個技術節點 。然而，GAAFET 在 FinFET 成為主流後相對較短的時間內便被引入 ，而 CFET 已被積極研究作為 GAA 之後的下一步 。這種架構生命週期的壓縮表明，「輕易」的微縮路徑已基本耗盡，需要更頻繁地進行更複雜的基礎創新以維繫摩爾定律的進程。國際元件與系統發展路線圖（IRDS）亦指出 FinFET 的實體閘長微縮將在14/12奈米處遭遇瓶頸 ，這也推動了對這些新型架構的需求。   

此外，超越 FinFET 的驅動力不僅僅是技術層面的。全球半導體產業的激烈競爭以及前沿半導體製造的巨大經濟重要性，也為此注入了強大動力 。台積電（TSMC）、三星（Samsung）和英特爾（Intel）等巨頭的巨額投資 ，以及各國政府對本土半導體生產的大力支持 ，都突顯了這一點。半導體市場預計到2030年將達到1兆美元的規模，人工智慧（AI）、物聯網（IoT）和自動駕駛系統等領域對先進晶片的需求日益迫切 。英特爾的 IDM 2.0 策略，包括「四年五個節點」的宏偉目標，正是應對競爭壓力、力圖重奪領導地位的直接體現 。因此，對 CFET 和 GAAFET 等技術的追求，與國家戰略利益和市場主導權緊密相連，使得相關的研發努力至關重要且資金充裕。   

FinFET 的黃昏：理解其面臨的障礙

隨著 FinFET 技術節點的持續推進，一系列物理和製程上的挑戰日益嚴峻，共同構成了其微縮之路上的主要障礙。

短通道效應（SCEs）的加劇

當 FinFET 的閘極長度縮小至關鍵尺寸以下（例如，低於32奈米 ），短通道效應（Short-Channel Effects, SCEs）變得尤為嚴重。這些效應包括汲極引致勢壘下降（Drain-Induced Barrier Lowering, DIBL）、臨界電壓（Vth​）漂移以及次臨界擺幅（subthreshold swing）劣化導致的次臨界漏電流（Ioff​）增加 。這些問題損害了電晶體有效關斷的能力，導致更高的靜態功耗和降低的元件可靠性 。為了有效控制多柵極元件中的短通道效應，需要極窄的鰭片寬度（WFin​≤10nm），然而，這本身又會引發其他問題。   

寄生電阻與電容

相較於平面 MOSFET，FinFET 由於其3D鰭式結構和增加的柵極重疊區域，固有地表現出更高的寄生電容 。源極/汲極區的串聯電阻（   

RSD​）成為主要的效能瓶頸，尤其對於更窄的鰭片而言，嚴重降低了驅動電流和高速操作能力 。這種現象在 NMOS 中比 PMOS 更為顯著 。此外，在窄鰭片中，接面退火（junction anneal）過程中具有挑戰性的再結晶問題會導致缺陷形成和不良的摻雜活化，進一步惡化了 RSD​ 。   

載子遷移率衰退與應變工程極限

在窄鰭片中，(110) 側壁表面成為主導，對電子和電洞的遷移率產生不同影響 。雖然電洞在 (110) 傳輸平面上的遷移率可能因鰭片變窄而提高，但電子遷移率卻可能受到不利影響。對於提升遷移率至關重要的應變工程（strain engineering）技術，隨著微縮的進行，其效用逐漸減弱，對維持驅動電流構成了額外挑戰 。   

臨界電壓（VT​）調控與變異性

窄鰭片中的全空乏（full depletion）特性，使得 VT​ 調控選項主要局限於金屬柵極功函數（workfunction）工程，而這在精密控制上極具挑戰性 。為了實現 CMOS 邏輯所需的多種 VT​ 值（低、標準、高 VT​），需要複雜的覆蓋層（capping layer）技術，這進一步增加了製程的複雜度 。儘管具有輕摻雜通道的 FinFET 減輕了平面 CMOS 中常見的隨機摻雜波動問題，但其他變異源，如閘極長度（Lgate​）變異和 RSD​ 波動，依然存在 。   

製造複雜性與量子效應

製造上的複雜性，如鰭片和柵極的圖案化，需要極其精密的製程控制。在低於20奈米的閘極長度下確保穩定的 Vth​，需要非常窄的鰭片寬度，這在製造上極具挑戰性且難以保證均勻性 。鰭片的邊角效應（corner effects）可能導致效能衰退和更高的漏電流 。此外，量子侷限效應（quantum confinement effects）在極薄的鰭片中變得顯著，減少了可用狀態的密度；而過厚的鰭片則會削弱柵極的靜電控制能力 。鰭片高度也必須仔細管理（通常小於鰭片厚度的四倍），以避免不穩定的操作 。   

FinFET 所面臨的這些限制並非孤立存在，而是相互關聯，形成一種連鎖效應。例如，為了控制短通道效應而必須縮小鰭片寬度 ，卻直接導致了串聯電阻 RSD​ 的增加 ，並使得 VT​ 調控更加困難 。這種連鎖反應意味著解決一個問題可能會加劇另一個問題，使得進一步的微縮成為一項複雜的權衡。首先，為了控制諸如 DIBL 和 Vth​ 漂移等短通道效應，鰭片寬度（WFin​）必須減小 。其次，減小的 WFin​ 由於更小的電流流通截面積以及在窄結構中摻雜/退火的困難，增加了串聯電阻（RSD​）。接著，增加的 RSD​ 會降低驅動電流，部分抵消了微縮帶來的好處 。同時，減小的 WFin​ 也導致了全空乏，將 VT​ 調控限制在功函數工程上，這對於實現多個 VT​ 目標而言非常複雜 。此外，量子效應在非常窄的鰭片中也變得更加顯著 。因此，針對一個問題（短通道效應）的「解決方案」，反而產生或惡化了其他問題（RSD​、 VT​ 控制、量子效應），這表明 FinFET 架構已觸及其固有的瓶頸。

從2D（平面）轉向3D（FinFET）雖然帶來了顯著的飛躍，但 FinFET 結構本身的持續微縮，在效能/功耗效益方面所能帶來的回報，相對於日益增加的製造複雜性和成本而言，其效益正在遞減。這是推動業界尋求更根本性架構轉變（如 GAA 或 CFET）的強大動機。FinFET 相較於平面元件確實帶來了顯著的增益 。然而，隨著 FinFET 進一步微縮（例如，朝向5奈米和3奈米節點），諸如寄生效应、遷移率和 VT​ 控制等挑戰變得日益嚴峻 。製造過程（例如，窄鰭片圖案化、多 VT​ 金屬柵極）變得極其複雜且成本高昂 。由於這些抵銷效應，每個微縮步驟所能帶來的效能增益也越來越難以實現 。這表明 FinFET 架構雖然是關鍵的一步，但其正接近其固有極限，克服這些問題的複雜性和成本開始超過其帶來的益處，從而促使業界尋求能夠開啟新一輪改進S曲線的架構（GAA、CFET）。IRDS 預測 FinFET 在14/12奈米實體閘長處的微縮將停滯 ，也支持了這一觀點。   

全環繞柵極場效電晶體（GAAFETs）：水平演進之路

面對 FinFET 的微縮瓶頸，全環繞柵極場效電晶體（GAAFETs）成為了業界公認的下一代主流架構。GAAFET 透過其獨特的結構設計，旨在提供更優越的靜電控制，從而延續摩爾定律的發展。

架構創新：奈米片（Nanosheets）與奈米線（Nanowires）

GAAFET 的核心特徵在於其柵極從四面八方完全包覆通道 ，相較於 FinFET 通常僅三面環繞的結構，提供了更強的靜電控制能力 。目前主流的 GAAFET 架構主要有兩種形式：   

1. 奈米片（Nanosheets）：此結構由水平堆疊的多層矽（或其他半導體材料）薄片構成通道。透過堆疊多個奈米片，可以增加有效通道寬度（Weff​），從而在相同的佔用面積下實現更高的驅動電流 。奈米片結構是目前產業界廣泛採用的主流 GAA 架構 。   

   
   

2. 奈米線（Nanowires）：此結構以矽奈米線作為通道，柵極完全環繞其外。奈米線可以視為奈米片的一種特例，即通道寬度極窄的奈米片，或是奈米片的前身 。部分研究亦探索了堆疊菱形鍺奈米線等結構，以期增強柵極控制能力和結構穩定性 。   

   
   

GAAFET 架構（特別是奈米片）允許根據需求調整通道寬度（透過改變奈米片寬度或堆疊層數），提供了 FinFET 中不易實現的設計靈活性 。   

工作原理與增強的靜電控制

GAAFET 優越的柵極耦合能力使其能夠比 FinFET 更精確地調控通道 。這種增強的控制能夠有效抑制短通道效應，降低漏電流，並允許在更低的工作電壓下操作，從而提升功率效益 。GAAFET 能夠在通道內實現近乎均勻的電位分佈，進而達成陡峭的次臨界擺幅 。   

效能基準：相較於 FinFET 在功耗、效能和面積上的增益

GAAFET（特別是奈米片結構）由於有效通道寬度的增加，在相同的佔位面積下能提供比 FinFET 更大的驅動電流 。同時，由於漏電流的減少和潛在的更低    

VDD​ 操作，其功耗表現也更為優異 。例如，台積電的 N2（基於GAA）節點相較於 N3E（基於FinFET）節點，目標是實現10-15%的效能提升或25-30%的功耗降低 。三星的3奈米 GAA 製程相較於其5奈米 FinFET 製程，目標則是高達35%的面積縮減、30%的效能提升或50%的功耗降低 。然而，值得注意的是，在3奈米節點，奈米片 SRAM 的位元單元面積和寄生電容可能較 FinFET SRAM 更大，這可能對讀取延遲和能耗產生不利影響，儘管其寫入能力可能得到改善 。這突顯了 GAAFET 的優勢可能因具體應用而異。   

關鍵製造流程與挑戰

GAAFET 的製造流程比 FinFET 更為複雜，涉及多個關鍵步驟和挑戰：

1. 矽/矽鍺（Si/SiGe）堆疊與奈米片釋放（Nanosheet Release）：製程通常始於在矽基板上交替磊晶生長矽（通道層）和矽鍺（犧牲層）。接著對這些磊晶層進行圖案化形成柱狀結構，然後選擇性地蝕刻掉矽鍺犧牲層（即「通道釋放蝕刻」），使矽奈米片懸浮起來 。此步驟的挑戰在於：需在維持低鍺含量以減少缺陷與高鍺含量以利選擇性蝕刻之間取得平衡 ；蝕刻過程中矽層的侵蝕可能影響通道厚度和 Vth​ ；以及在通道釋放前，Si-SiGe 層的熱交互擴散也是一個需要考量的問題 。   

   
   

2. 內間隙壁（Inner Spacer）形成：在 SiGe 層中蝕刻出凹槽，以便形成內間隙壁。內間隙壁定義了閘極長度，並將柵極與源極/汲極隔離 。這是影響元件效能的關鍵步驟。   

   
   

3. 柵極介電層與金屬柵極沉積：採用原子層沉積（Atomic Layer Deposition, ALD）技術，在奈米片周圍及片間共形沉積高介電常數（high-k）柵極介電層和金屬柵極材料 。   

   
   

4. 應變工程：在奈米片結構中引入應變以提升載子遷移率（尤其對電洞而言）仍然重要且複雜 。   

   
   

5. 多重臨界電壓（Multi-VT​）策略：由於不同功函數金屬的沉積空間有限，實現多重臨界電壓具有挑戰性。解決方案包括改進功函數金屬的沉積/蝕刻工藝，或調整奈米片之間的間距（Tsus​）。   

   
   

6. 底部介電層隔離（Bottom Dielectric Isolation, BDI）：在奈米片下方整合 BDI 層可以減少子通道漏電和 DIBL，但由於降低了 SiGe 蝕刻的選擇性，增加了製程複雜度 。   

   
   

7. 量測（Metrology）：GAA 結構的3D特性和奈米級尺寸對製程控制和良率的量測提出了重大挑戰 。   

   
   

GAAFET 的靜電放電（ESD）可靠性，尤其在結合背面供電網路（BSPDN）時

背面供電網路（Backside Power Delivery Network, BSPDN）是持續微縮的關鍵推動技術之一，它將電源軌移至晶圓背面，以減少佈線擁塞並改善功率傳輸效率 。然而，為實現 BSPDN 而將矽基板減薄（例如至300奈米）可能會損害 ESD 的穩固性，因為傳統的 ESD 保護元件依賴足夠的矽體積來進行放電和散熱 。研究表明，在減薄的基板上，ESD 二極體在 ESD 事件期間的電流密度和溫度會增加，可能導致其在較低的 ESD 應力水平下失效 。為應對這些挑戰，業界提出了諸如採用主動式背面技術的 ESD 二極體（例如，p+ 磊晶層和背面接觸）等解決方案，以提高面積效率、電流均勻性和散熱能力 。   

GAAFET 的出現，雖然在架構上是靜電控制的一大進步，但其初期世代（如三星的3奈米、台積電的 N2）主要仍基於矽通道，並利用已有的 Si/SiGe 製程技術。這使得產業界能夠在現有知識和供應鏈的基礎上進行過渡，相較於同時轉向全新通道材料，減輕了轉型的難度。GAAFET 的製造嚴重依賴 Si/SiGe 磊晶堆疊和選擇性蝕刻 。這些材料和製程雖然複雜，但在先進 FinFET（例如，用於 PMOS 的應變 SiGe）中已有先例。三星和台積電等主要晶圓代工廠已宣布量產矽通道 GAAFET 。業界首先專注於架構改進（全環繞柵極），然後才考慮廣泛轉向新型通道材料（如2D半導體用於GAA），這表明了一種分階段管理研發風險和製造複雜性的策略。這意味著產業界優先掌握新的3D柵極結構，然後才大規模整合根本不同的通道材料，儘管對GAA的非矽通道研究也相當活躍 。   

GAAFET，特別是奈米片結構，透過允許更容易地客製化通道寬度（奈米片寬度）和有效寬度（堆疊片數），為電晶體設計帶來了新的自由度。這可能比 FinFET 中受限於鰭片數量的量化調整，更能實現針對不同效能/功耗目標的最佳化標準單元和 IP 模組。FinFET 的通道寬度是由鰭片數量決定的量化值，增加或減少一個鰭片是一個離散的步驟。而 GAA 奈米片允許連續調整片材寬度並堆疊多個片材 。這為在給定佔位面積下調整電晶體強度（驅動電流）提供了更精細的粒度。這種靈活性可以在設計-技術協同最佳化（DTCO）中得到利用，以實現更高效的標準單元庫和在電路級別上更好的 PPA（功耗、效能、面積）權衡 。因此，GAAFET 除了原始電晶體效能的提升外，還可能實現更客製化和高效的晶片設計。   

GAAFET 在密度和效能方面的優勢，若無背面供電網路（BSPDN）等同步創新，其潛力可能受到顯著限制。改良後的電晶體需要改良的供電和互連方案，才能在系統層級充分發揮其潛力。GAAFET 有望實現更高的電晶體密度和效能 。然而，傳統的正面供電和互連在先進節點面臨日益增加的電阻和電容（RC延遲）瓶頸 。BSPDN（如英特爾的 PowerVia 或台積電的 Super Power Rail）旨在透過將電源佈線移至背面來緩解這些問題，從而釋放正面資源用於訊號佈線並減少 IR 壓降 。若無 BSPDN，密集的 GAA 電晶體可能會因供電不足或受互連延遲限制，從而削弱其在晶片上的優勢。因此，GAA 在規模化成功部署很可能與 BSPDN 技術的成熟相輔相成，使其成為協同發展的進步。例如，英特爾的 20A 節點同時引入了 RibbonFET（GAA）和 PowerVia（BSPDN）。   

互補式場效電晶體（CFETs）：邁向極致密度的垂直飛躍

在 GAAFET 之後，半導體產業將目光投向了更具革命性的互補式場效電晶體（CFET）。CFET 透過將 NMOS 和 PMOS 電晶體垂直堆疊，旨在突破傳統橫向佈局的限制，實現前所未有的電晶體密度。

概念框架：垂直堆疊的 NMOS 與 PMOS 電晶體

CFET 的核心概念是將 NMOS 和 PMOS 電晶體垂直堆疊起來，可以共享一個共同的柵極，也可以擁有各自獨立的柵極，這與傳統 FinFET 或平面 CMOS 將兩者並排放置的方式截然不同 。這可以看作是從 GAA 奈米片的自然演進——從單一元件內通道的水平堆疊，發展到互補元件類型的垂直堆疊 。其主要目標是大幅縮小標準單元的佔位面積，與傳統橫向 CMOS 設計相比，有望將其減半，從而使電晶體密度翻倍 。   

預期優勢：顯著的佔位面積縮減、效能提升與功率效益

CFET 的主要驅動力在於面積微縮，有望在橫向微縮達到極限後，有效延續摩爾定律的發展 。研究機構 imec 預計 CFET 將從 A7 節點（埃米時代，2奈米之後）開始引入 。除了密度優勢外，由於構成 CFET 的奈米片/奈米線通道本身具有更佳的靜電特性，使得閘極長度得以進一步縮小，並且互補電晶體之間的距離縮短可能減少互連寄生參數，這些因素共同作用有望帶來更快的開關速度 。此外，最佳化的堆疊結構所固有的寄生電容和漏電流的減少，也有望提升能源效率 。   

關鍵製造障礙

儘管 CFET 前景誘人，但其製造過程面臨著極大的挑戰：

1. 精密垂直堆疊與對準：將一種電晶體（例如 PMOS）精確地製造在另一種電晶體（例如 NMOS）之上，且達到奈米級的精度，這是一項極其艱鉅的任務。這包括在處理頂部元件時，必須確保底部元件的完整性不受損害 。此過程涉及複雜的薄膜沉積、蝕刻和微影步驟，其中頂部元件製造的熱預算（thermal budget）絕不能降低底部元件的效能。   

   
   

2. 共享柵極的實現與控制：若採用共享柵極，則該柵極必須能有效地同時控制 n 通道和 p 通道，而這兩種類型的通道對於達到最佳 Vth​ 有著不同的功函數需求。這需要複雜的柵極堆疊工程，可能涉及在共享結構內為 n-柵和 p-柵部分使用不同的金屬功函數，或採用先進材料 。   

   
   

3. 複雜的局部互連：在堆疊結構的狹小空間內，為頂部和底部元件的源極、汲極和柵極端子形成低電阻接觸和互連，是一項重大挑戰 。Imec 提出的「中間佈線牆」（Middle Routing Wall）概念（模擬階段）以及台積電在矽片上展示的可用局部互連技術，都突顯了這一領域的積極研究進展 。高深寬比的接觸孔是此類結構的必然要求。   

   
   

4. 熱管理：在密集堆疊的垂直結構中，散熱問題遠比平面或並排3D設計複雜得多。有效的散熱路徑對於防止過熱和效能衰退至關重要 。   

   
   

5. 製程整合複雜性：CFET 的整體製程流程遠比 GAAFET 複雜，涉及更多的光罩步驟、新穎材料和更嚴格的製程控制。這很可能對良率和成本產生影響。
   

6. 新的設計方法學：現有的電子設計自動化（EDA）工具和設計方法學需要進行調整或徹底革新，以應對 CFET 的3D特性並充分利用其優勢 。   

   
   

CFET 架構特有的 ESD 挑戰

CFET 的獨特結構也給靜電放電（ESD）保護帶來了新的難題：

1. 薄奈米片結構且無本體端子：與 GAA 類似，但在堆疊配置中可能更為嚴重，薄奈米片和無本體端子的特性限制了 ESD 的放電路徑，迫使電流主要通過主動通道釋放 。   

   
   

2. N型與P型主動區的完全隔離：CFET 固有的 N 型和 P 型主動區之間的完全隔離，使得傳統依賴 N-P 接面進行保護的 ESD 二極體的實現變得複雜。在 CFET 結構中實施 ESD 保護可能需要特殊的製程選項，這可能會影響標準製程流程並增加成本 。   

   
   

CFET 的出現不僅僅是電晶體層級的創新，它迫使對標準單元設計、佈線和功率傳輸進行全面的重新評估。垂直維度成為主要的設計空間，這與先前主要將垂直維度用於電晶體建構的世代不同。平面和 FinFET/GAAFET 標準單元在本質上是其 N-P 元件佈局的二維結構。而 CFET 則將 N-P 佈局變為三維（垂直）。這直接影響了單元高度、軌道高度以及單元內部佈線。為這些堆疊元件供電和傳輸訊號將需要新穎的方法（例如，背面供電、如  中所見的用於局部互連的中間佈線牆）。因此，CFET 需要從極早期階段就將製程技術開發與電路設計更緊密地結合起來，以實現其密度和效能優勢。這不僅僅是製造一個更好的電晶體，而是重新思考基本邏輯閘的建構和連接方式。   

CFET 製造所需的極高精度，特別是在堆疊層對準和圖案化共享柵極或複雜局部互連方面，很可能使高數值孔徑極紫外光（High-NA EUV）微影技術成為大規模量產的強大推動者，甚至可能是先決條件。然而，High-NA EUV 本身也是一項新興且昂貴的技術。CFET 涉及 NMOS 和 PMOS 電晶體的精確對準堆疊 。台積電提到，CFET 預計需要極其精密的微影技術（High-NA EUV 工具）。英特爾的 18A 節點，雖然是 CFET 之前（RibbonFET + PowerVia），但也已在考慮使用 High-NA EUV 。CFET 的成功產業化可能取決於 High-NA EUV 的成熟度、可用性和成本效益。這就產生了一種相互依賴的關係：CFET 需要先進的微影技術，而對 High-NA EUV 進行大規模投資的商業案例，則因像 CFET 這樣對其解析度有需求的「殺手級應用」技術而得到強化。   

鑑於其巨大的複雜性和成本，CFET 的採用初期可能不會普及到所有應用領域。它可能首先出現在高價值、密度驅動的應用中（例如，CPU 的 L1/L2 快取、特定 AI 加速器組件），而其他應用可能會在更長時期內繼續使用先進的 GAAFET。CFET 的製造比 GAAFET 要複雜得多 。更高的複雜性通常意味著更高的初始製造成本，以及在早期階段可能較低的良率。CFET 的主要優勢是電晶體密度的顯著提高 。那些面積微縮至關重要且能夠證明成本溢價合理的應用（例如，高效能運算中的 SRAM、裸晶尺寸至關重要的行動 SoC）很可能是早期採用者。而對密度要求不高或對成本更敏感的應用，可能會繼續使用成熟的 GAAFET 節點，直到 CFET 成本下降且在更廣泛設計中證明其可靠性。這可能導致基於特定應用 PPA（成本）需求的技術採用出現分化。

產業路線圖：擘劃埃米級邏輯之路

隨著 FinFET 技術逼近其物理極限，全球主要的半導體製造商和研究機構正積極佈局後 FinFET 時代的電晶體技術，目標是進入「埃米（Angstrom）時代」的邏輯元件。

主要產業領導者的策略與時程

1. 台積電（TSMC）：
   

   • N2（2奈米級）：這是台積電首個採用 GAA 奈米片電晶體的節點。預計將於2025年下半年實現大規模量產（HVM）。相較於 N3E 節點，N2 可提供10-15%的效能提升或25-30%的功耗降低 。   

     
     

   • N2P, A16（1.6奈米）：作為 N2 的後續節點，N2P 是 N2 的增強版。A16 節點將引入「超級電軌」（Super Power Rail, SPR，即台積電的 BSPDN 技術）和下一代奈米片電晶體。N2P 和 A16 均目標在2026年下半年實現 HVM 。A16 可視為帶有 BSPDN 的 N2P，允許 IP 重用 。   

     
     

   • CFET 研究：台積電已在其實驗室中成功研製出可運作的 CFET 元件，並在2024年12月的國際電子元件會議（IEDM）上展示了一款柵極間距為48奈米（相當於5奈米節點）的 CFET 反相器 。然而，台積電表示 CFET 技術距離大規模量產仍有「數代」之遙，可能要到2030年以後 。台積電將 CFET 視為 GAAFET 的長遠繼任者 。   

     
     

2. 三星晶圓代工（Samsung Foundry）：
   

   • 3奈米 GAA（SF3）：三星於2022年6月率先實現了 GAA（其稱為 MBCFETTM - 多橋通道場效電晶體）技術的量產（第一代3奈米）。第二代3奈米製程（SF3）計劃於2024年下半年量產 。相較於5奈米 FinFET，其 PPA（效能、功耗、面積）有顯著提升 。   

     
     

   • 2奈米 GAA（SF2）：計劃於2025年開始量產 。   

     
     

   • SF2Z：這是一個包含最佳化 BSPDN 技術的2奈米製程，目標於2027年量產 。相較於第一代2奈米節點 SF2，SF2Z 可提供 PPA 的改進並降低 IR 壓降。   

     
     

   • SF1.4（1.4奈米）：目前正順利準備中，目標於2027年實現量產，效能和良率目標均按計劃進行 。   

     
     

   • CFET 研究：三星在 IEDM 2023 上展示了其 CFET 研發成果 。並與 IBM 合作提出了一種「階梯式」（stepped）CFET 設計方案，該方案採用較寬的底部 NFET 通道和較窄的頂部 PFET 通道，旨在簡化接觸孔的形成，但可能以犧牲部分微縮能力為代價 。   

     
     

3. 英特爾晶圓代工（Intel Foundry）：
   

   • Intel 20A（2奈米級）：此節點引入了 RibbonFET（英特爾的 GAA 電晶體架構）和 PowerVia（英特爾的 BSPDN 技術）。預計將於2024年底至2025年初開始量產爬坡 。從 20A 中獲得的經驗將直接應用於 18A 。   

     
     

   • Intel 18A（1.8奈米級）：進一步改良 RibbonFET 和 PowerVia 技術。計劃於2025年實現生產準備就緒 ，目標是爭取晶圓代工市場的領導地位。此節點可能採用 High-NA EUV 微影技術 。   

     
     

   • 未來節點（18A 之後）：英特爾已宣布了 Intel 14A 和 14A-E 節點 。   

     
     

   • CFET 研究：英特爾在 IEDM 2023 上展示了其 CFET 研發成果 。儘管在 IEDM 2024 上未展示 CFET 相關工作，但其在往年已顯示出進展 。   

     
     

4. Imec（研究聯盟）：
   

   • CFET 概念：Imec 正積極開發 CFET 架構，預計從 A7 節點（埃米時代，2奈米之後）開始引入 。他們提出了一個概念性的 4T CFET 單元，具有共享軌道和 BSPDN，並專注於降低源/汲極接觸的複雜性（模擬了「中間佈線牆」）。   

     
     

   • CFET 的2D材料整合：Imec 提議在 A2 節點及之後的 CFET 通道中使用2D材料，以克服矽通道厚度的限制 。   

     
     

   • 叉片式場效電晶體（Forksheet FETs）：Imec 也在研究 Forksheet FET 作為一種中間步驟或替代方案，其 N-P 間距比標準 GAA 奈米片更小 。   

     
     

國際元件與系統發展路線圖（IRDS）的洞察

IRDS 的預測為後 FinFET 時代的技術發展提供了重要參考。報告指出，在低於5奈米的技術節點，FinFET 的實體閘長微縮將分別在低功耗（LP）應用的14奈米和高效能（HP）應用的12奈米處遭遇瓶頸，這凸顯了新架構的必要性 。GAA（包括奈米線和奈米片）被確定為後 FinFET 時代的關鍵發展方向 。展望未來，超越當前 GAA 概念的元件，如堆疊奈米線/奈米片、單壁碳奈米管（SWNTs）以及基於2D材料的 FET，被認為是實現低於10奈米閘長的潛力技術 。此外，IRDS 還強調了諸如負電容場效電晶體（NCFET）和隧道場效電晶體（TFET）等新型元件結構，它們有望透過實現低於60 mV/dec 的次臨界擺幅來克服功耗問題 。   

下表總結了主要半導體製造商針對後 FinFET 技術的路線圖：

表1：後 FinFET 技術產業路線圖摘要

製造商	宣佈節點名稱	主要電晶體架構	主要支援技術	宣稱量產/準備就緒時程	主要宣稱 PPA 效益 (相較前代節點)
台積電 (TSMC)	N2	GAA 奈米片		2025年下半年	相較N3E：效能提升10-15% 或 功耗降低25-30%
	N2P	增強型 GAA 奈米片		2026年下半年	相較N2：效能提升5-10% 或 功耗降低5-10%
	A16	下一代 GAA 奈米片	超級電軌 (SPR - BSPDN)	2026年下半年	相較N2P：效能提升8-10% 或 功耗降低15-20%
	CFET 研究	垂直堆疊奈米片 (NMOS/PMOS)	預計需 High-NA EUV	數代之後 (2030年後)	理論上密度、效能、功耗均有優勢
三星 (Samsung)	SF3 (3nm)	MBCFETTM (GAA)		2022年 (第一代)	相較5nm FinFET：面積減少35%，效能提升30% 或 功耗降低50%
				2024年下半年 (第二代)
	SF2 (2nm)	MBCFETTM (GAA)		2025年
	SF2Z	MBCFETTM (GAA)	最佳化 BSPDN	2027年	相較SF2：PPA提升，IR壓降降低
	SF1.4	MBCFETTM (GAA)		2027年
	CFET 研究	階梯式垂直堆疊奈米片 (與IBM合作)		研發中	簡化接觸孔形成
英特爾 (Intel)	Intel 20A	RibbonFET (GAA)	PowerVia (BSPDN)	2024年底 - 2025年初
	Intel 18A	改良型 RibbonFET (GAA)	改良型 PowerVia (BSPDN), 可能 High-NA EUV	2025年	相較Intel 20A：更佳的規模與效率
	Intel 14A	RibbonFET (GAA) 或更先進		未定
	CFET 研究	垂直堆疊 RibbonFET		研發中

這些路線圖清晰地表明，進入「埃米時代」（例如，英特爾的 20A/18A，台積電的 A16）不僅僅是尺寸上的微縮，更根本地依賴於新電晶體架構（GAA，然後是 CFET）與新結構元件（如 BSPDN）以及最終新材料（如2D半導體）的成功協同整合。英特爾的 20A 節點結合了 RibbonFET（GAA）與 PowerVia（BSPDN）。台積電的 A16 節點則結合了下一代奈米片與超級電軌（BSPDN）。Imec 的路線圖明確地將 CFET 的引入（A7 節點）與最終在更先進節點（A2）對2D材料通道的需求聯繫起來 。這表明未來的進步不再僅僅是孤立的電晶體改進，而是多種複雜創新同時進行的整體系統級整合。「節點名稱」本身也更多地成為一系列新技術的標誌，而不僅僅是閘極長度的代名詞。   

同時，各家公司正計劃推出其前沿節點的多種版本（例如，台積電的 N2、N2P、N2X、A16；英特爾的 18A 及其特殊版本如 18A-PT）。這表明，針對最先進技術，業界正朝著特定應用最佳化的趨勢發展，而非採用一刀切的方法，這很可能是由人工智慧、高效能運算和行動裝置等不同市場的多元化需求所驅動。台積電提供了 N2（基準GAA）、N2P（增強PPA）、A16（N2P + BSPDN，適用於HPC/AI）和 N2X（針對高階客戶端/資料中心的最大效能）。英特爾也正在擴展其 18A 家族，提供客製化版本 。這種多樣化反映了開發單一節點以最佳服務所有市場區隔的難度和成本日益增加。不同的應用對 PPA（功耗、效能、面積）和成本有不同的優先順序。HPC/AI 可能優先考慮原始效能和密度（受益於 A16 的 BSPDN），而行動裝置可能優先考慮功率效益（N2P）。這導致了在尖端半導體產品領域出現更為分散但可能更為最佳化的格局。   

背面供電技術（BSPDN）在所有主要參與者（台積電的 SPR、英特爾的 PowerVia、三星的 SF2Z）的2奈米及更先進節點的路線圖中持續出現，這突顯了其作為克服功率密度和互連瓶頸的普遍共識。英特爾在 20A（GAA）節點引入了 PowerVia 。台積電在 A16（先進GAA）節點引入了超級電軌 。三星在 SF2Z（2奈米GAA）節點引入了 BSPDN 。Imec 在其概念性 CFET 設計中也包含了 BSPDN 。主要參與者在 BSPDN 上的獨立趨同，凸顯了其根本重要性。它並非可選的附加功能，而是使未來電晶體架構能夠大規模可行，並解決關鍵功率傳輸和訊號完整性問題的核心技術。   

材料創新：賦能未來電晶體幾何結構

隨著電晶體尺寸持續微縮至奈米甚至埃米尺度，傳統矽基材料的物理極限日益凸顯。為了延續摩爾定律並實現更高效能、更低功耗的元件，材料創新成為了不可或缺的關鍵。

2D 材料（TMDs）在超薄通道中的潛力

當 CFET 或 GAAFET 中的矽通道厚度縮減至10奈米以下（例如，A2 節點所需），載子遷移率會急劇下降，量子侷限效應也變得異常嚴重 。在如此薄的尺度下，矽的表面粗糙度和缺陷也成為關鍵問題 。   

二維（2D）材料，特別是過渡金屬硫族化合物（Transition Metal Dichalcogenides, TMDs），如二硫化鉬（MoS2）、二硒化鎢（WSe2）和二硫化鎢（WS2），為克服這些限制提供了極具前景的解決方案。其主要優勢包括：

1. 原子級薄通道：TMDs 可以實現單原子層厚度（約0.7奈米）的通道 。即使在低於10奈米的閘極長度下，這種超薄通道也能提供出色的靜電柵極控制 。   

   
   

2. 優越的介面特性：2D 材料具有天然平滑且化學鍵飽和的表面，與矽相比，能形成更優質的通道-介電層介面 。   

   
   

3. 高載子遷移率（潛在）：某些 TMDs 在相當的超薄尺寸下，展現出比矽顯著更高的電子遷移率 。然而，在實際元件中穩定地實現這一點仍具挑戰。   

   
   

4. 可調控的能隙：TMDs 的能隙可以透過改變其組成、厚度和應變來進行調控，為元件設計提供了靈活性 。   

   
   

Imec 等研究機構提議將2D材料作為 A2 節點及更先進 CFET 的通道材料，以突破矽的限制 。   

2D 材料在大規模製造整合中的挑戰

儘管2D材料潛力巨大，但將其整合到高產量製造流程中仍面臨諸多挑戰：

1. 大面積、無缺陷生長/轉移：合成晶圓級、高品質、均勻的2D薄膜（例如，透過化學氣相沉積，CVD），或在不引入缺陷或污染的情況下轉移剝離/生長的薄片，是一大障礙 。Imec 已展示了 300毫米 MX 乾式轉移技術 。   

   
   

2. 低電阻接觸：在2D材料上形成低肖特基勢壘、類似歐姆接觸的電極極其困難。傳統矽製程中的重摻雜和矽化物形成等技術在此並不直接適用或無效 。研究方向包括金屬選擇（例如，對 MoS 進行釔摻雜，或使用銻半金屬）和介面工程 。   

   
   

3. 可控摻雜：為實現 Vth​ 調控和降低存取電阻，對2D材料進行摻雜非常具有挑戰性。離子佈植會損壞超薄晶格；靜電摻雜或表面摻雜等替代方法正在探索中，但尚無成熟的解決方案 。   

   
   

4. 介電層相容性：將高κ介電層整合到2D通道上，同時不降解2D材料或介面品質至關重要。2D材料表面缺乏懸鍵（dangling bonds），使得 ALD 高κ薄膜的成核變得困難 。   

   
   

5. CMOS 整合（N型與P型）：找到一種同時適用於 N-FET（例如 MoS2）和 P-FET（例如 WSe2）的最佳2D材料非常困難。這可能需要共同整合不同的2D材料，或在雙極性2D元件控制方面取得突破 。Imec 和英特爾已展示了300毫米 WSeP-FET 。   

   
   

6. 量測與可靠性：表徵和確保原子級通道和元件的可靠性，需要新的量測技術以及對獨特退化機制的理解 。缺陷、晶界、層均勻性和介面品質等都至關重要 。   

   
   

奈米級元件的接觸、介電層與互連技術進展（不僅限於2D材料，亦適用於矽基GAA/CFET）

除了通道材料的革新，接觸、介電層和互連技術的進步對於奈米級元件的效能也至關重要：

• 接觸：無勢壘的鎢柵極接觸（例如台積電 N2 節點採用的技術）顯示出顯著的 RC（電阻電容）降低（達55%），並轉化為效能增益（在環形振盪器中超過6%）。這突顯了接觸工程的關鍵作用。   

  
  

• 介電層：透過新穎的 EUV 圖案化技術和可能更優良的介電材料實現最佳化的 M1 層，可使標準單元電容降低約10%（台積電 N2 節點）。高κ金屬柵極（HKMG）是早期引入的一項關鍵材料創新 。   

  
  

• 互連：隨著互連在微縮中的重要性日益等同於電晶體本身，金屬層的 RC 降低（例如，台積電 N2 節點中 ArFi 層的 RC 分別降低19%和25%）至關重要 。所謂的「材料的十年」正在推動這些改進 。   

  
  

矽通道工程雖然已變得極其複雜（例如應變、複雜摻雜分佈），但正觸及基本的材料極限。2D材料儘管自身整合面臨挑戰，卻提供了一條繞過矽在極薄狀態下某些固有瓶頸的路徑，如果能夠克服整合障礙，可能會簡化通道控制的某些方面。當矽通道厚度低於約3-5奈米時，會遭遇嚴重的遷移率損失、表面粗糙度問題和量子侷限效應 。而2D材料則提供了本質平滑、超薄（約0.7奈米）且具有潛在高遷移率的通道 。這可能減輕在深度微縮矽中所需的某些複雜應變工程或超陡摻雜分佈的需求。如果能夠實現大規模、高品質的2D材料整合，它可能會提供一個「更潔淨」的通道系統，將複雜性從精密的矽製程轉移到2D材料合成和接觸工程上。這並非說2D材料的整合輕而易舉，而是改變了材料挑戰的性質。   

未來架構（如 CFET）在極先進節點（例如 A2）的可行性，被 imec 等研究者明確地與新材料（2D TMDs）的成功整合聯繫在一起。這意味著電晶體架構和材料科學的進展必須緊密同步。CFET 旨在透過垂直堆疊實現極致密度 。為了使這些堆疊通道在極短閘長（例如，A2 節點的 <10奈米）下有效工作，通道本身必須非常薄 。矽無法在不嚴重影響效能的情況下滿足這些超薄通道的要求 。因此，2D材料被提議作為這些超薄 CFET 通道的解決方案 。這就產生了直接的依賴關係：沒有成熟的2D材料技術，CFET 路線圖在某個點之後可能會停滯。這與 FinFET 到 GAAFET 的轉變不同，後者主要的通道材料（矽）最初保持不變。   

2D材料獨特的性質和原子級的尺度，對高產量製造（HVM）環境中的製程控制提出了新的、高靈敏度的量測技術需求。現有的半導體量測方法可能不足以應對。IRDS 預測2D材料將在未來十年內整合到 HVM 中 。評估這些原子級薄層的結構、電氣、組成和機械性能需要多樣化的表徵方法 。關鍵參數包括材料品質、覆蓋率、均勻性、缺陷密度、堆疊順序、層數、污染和介面控制 。相關技術必須具備奈米級解析度和對一系列特性的靈敏度，同時將探針與樣品的相互作用降至最低 。光學技術有望用於大面積檢測，而掃描電子顯微鏡（SEM）/穿透式電子顯微鏡（TEM）和掃描探針顯微鏡（SPM）則用於詳細分析。在這些參數方面缺乏成熟的、與 HVM 相容的量測技術，可能會阻礙2D材料的製程開發、良率提升和整體採用，使得量測研發成為關鍵路徑項目。   

比較分析與未來展望

隨著半導體技術從 FinFET 時代邁向 GAAFET 和潛在的 CFET 時代，對不同電晶體架構進行全面的比較分析，並展望其對未來計算範式和產業格局的影響至關重要。

A. PPAC（效能、功耗、面積、成本）比較：FinFET vs. GAAFET vs. CFET vs. Forksheet

下表總結了不同電晶體架構的關鍵特性比較：

表2：電晶體架構比較

特性	FinFET	GAAFET 奈米片 (Nanosheet)	Forksheet FET	CFET
基本結構	垂直鰭狀通道，三面柵極環繞	水平堆疊奈米片通道，四面柵極環繞	N/P奈米片以介電牆分隔，實現更近N-P間距	NMOS與PMOS垂直堆疊，共享或獨立柵極
通道材料 (典型)	矽	矽 (初期)，未來可能為SiGe, Ge, III-V, 2D材料	矽 (初期)，未來可能為SiGe, Ge, III-V, 2D材料	矽 (初期)，未來可能為2D材料 (例如A2節點)
柵極控制	三面	四面 (全環繞)	四面 (全環繞)	四面 (全環繞，針對每個堆疊的NMOS/PMOS)
主要靜電優勢	相較平面MOSFET改善	優於FinFET，更佳的短通道效應控制	類似GAA奈米片，但N-P間距更小	繼承GAA優勢，堆疊結構可能進一步優化
主要微縮效益	面積/效能 (相較平面)	效能/功耗/面積 (相較FinFET)	面積 (尤其SRAM) ，效能	面積 (潛力~2倍密度提升)
主要製造挑戰	窄鰭片圖案化，寄生電阻/電容，VT調控	Si/SiGe堆疊與選擇性蝕刻，內間隙壁，多VT策略，BDI	Fork結構形成，N-P隔離牆精密製造	精密垂直堆疊與對準，共享柵極，複雜局部互連，熱管理，ESD
相對製程複雜度/成本	中等 (成熟)	高	高於GAA奈米片	非常高
主要應用焦點/節點引入	主流技術 (例如至5nm/3nm)	先進節點 (例如3nm/2nm開始)	SRAM，未來邏輯節點	埃米級節點 (例如A7之後)

• FinFET：作為基線，是一項成熟的技術，但面臨微縮極限，在先進節點具有較高的短通道效應和寄生參數 。   

  
  

• GAAFET (Nanosheet)：

  • 效能/功耗：相較於同節點的 FinFET，其優越的靜電控制帶來了更好的效能（更高的驅動電流）和更低的功耗（漏電流減少，工作電壓降低）。   

    
    

  • 面積：可提供面積微縮效益。三星的3奈米 GAA 製程宣稱比5奈米 FinFET 面積減少35% 。   

    
    

  • 成本：製造比 FinFET 更複雜（例如，Si/SiGe 磊晶、選擇性蝕刻），初期成本可能較高 。   

    
    

• Forksheet FET (FSH)：

  • 作為 GAA 奈米片的一種演進，其中 N-FET 和 P-FET 奈米片透過介電牆（「叉」）更緊密地結合在一起，從而縮小了 N-P 間距 。   

    
    

  • 面積：由於 N-P 間距的縮小，Forksheet 在 SRAM 應用中比標準奈米片具有更好的面積微縮效益 。   

    
    

  • 效能：由於面積優勢，在較大的片材寬度下可以達到與奈米片相當的效能，但在片材寬度受限的較小金屬間距下，奈米片可能表現更優。GAA-Forksheet（GAA-Fsh，imec 的一種新型結構）由於 Reff​ 和 Ceff​ 的降低，可能優於兩者，但僅在較大的金屬間距下才具有製程可行性 。   

    
    

  • 複雜性：相較於奈米片，增加了部分製程複雜性 。   

    
    

• CFET：

  • 面積：由於垂直堆疊，相較於橫向結構（GAA/FinFET），具有約2倍密度提升（佔位面積減半）的潛力 。這是其主要的 PPAC 驅動力。   

    
    

  • 效能/功耗：由於互連更短以及構成元件的奈米片具有更好的靜電特性，預計效能和功耗將得到改善 。   

    
    

  • 成本/複雜性：由於垂直整合、熱管理、精確對準和新的互連方案，製造複雜性和成本顯著更高 。台積電指出，該技術距離量產仍有「數代」之遙，並且需要精密的微影技術（High-NA EUV）。   

    
    

• 成本考量：雖然新架構有望帶來 PPA 效益，但從 FinFET 到 GAA 再到 CFET 的轉變通常涉及製程複雜度的增加，因此初期晶圓成本也隨之上升。其經濟可行性取決於 PPA 增益是否足以證明這些成本對於目標應用是合理的 。   

  
  

下表歸納了先進電晶體（GAAFET 和 CFET）面臨的主要製造挑戰及潛在解決方案：

表3：先進電晶體（GAAFETs & CFETs）的關鍵製造挑戰與潛在解決方案

電晶體類型	特定挑戰領域	挑戰詳細描述	潛在解決方案/當前方法
GAAFET 奈米片	奈米片釋放	精確控制Si/SiGe交替磊晶層厚度；SiGe選擇性蝕刻而不損傷Si通道；避免Si-SiGe熱交互擴散	優化磊晶參數；高選擇性蝕刻化學品與製程；控制熱預算
	內間隙壁形成	精確定義閘極長度並隔離柵極與源/汲極	精密沉積與蝕刻技術
	多重VT策略	在有限空間內整合不同功函數金屬以實現多種臨界電壓	WFM選擇性沉積/蝕刻；調整奈米片間距(Tsus)；偶極層技術
	底部介電層隔離 (BDI)	整合BDI層以減少漏電流，但可能降低SiGe蝕刻選擇性，導致Si通道損失	優化SiGe層Ge濃度與BDI層整合製程；精確控制蝕刻
	ESD可靠性 (與BSPDN)	基板減薄影響ESD元件效能；BSPDN引入新的ESD路徑考量	主動式背面ESD技術；優化ESD二極體設計
CFET	精密垂直堆疊與對準	在奈米尺度上將NMOS與PMOS精確堆疊，並確保底層元件完整性	先進微影技術 (可能為High-NA EUV )；低熱預算頂層元件製程；精密對準技術
	共享柵極實現與控制	若採用共享柵極，需有效控制N/P通道，滿足不同功函數需求	複雜柵極堆疊工程；不同功函數金屬的選擇性整合；先進柵極材料
	複雜局部互連	在堆疊結構的狹小空間內為頂部和底部元件形成低電阻接觸與互連	高深寬比接觸孔蝕刻與填充技術；Imec「中間佈線牆」概念 (模擬) ；TSMC已展示可用局部互連
	熱管理	密集垂直堆疊結構導致散熱困難，易引發過熱與效能衰退	新型散熱材料與結構設計；熱感知設計方法學
	ESD挑戰	薄奈米片結構且無本體端子限制ESD放電路徑；N/P主動區完全隔離使傳統ESD二極體實現困難	新型ESD保護結構設計；與標準流程相容的特殊製程選項
GAAFET/CFET (採用2D材料)	2D材料整合 - 接觸	在2D材料上形成低電阻、歐姆式接觸極具挑戰性	金屬選擇與功函數匹配 (例如釔摻雜MoS2 )；介面工程；邊緣接觸技術
	2D材料整合 - 摻雜	傳統離子佈植會損壞超薄晶格；替代摻雜方法尚不成熟	靜電摻雜；表面化學摻雜；替代摻雜源研究
	2D材料整合 - 生長/轉移	實現晶圓級、高品質、均勻的2D薄膜並將其無損轉移至目標基板	優化CVD等生長技術；乾式/濕式轉移技術改進 (例如Imec 300mm MX2乾式轉移 )

B. 對未來計算範式的影響

這些先進電晶體技術的發展將對未來的計算範式產生深遠影響：

• 人工智慧（AI）與高效能運算（HPC）：

  • AI 和 HPC 領域對巨大的計算能力和記憶體頻寬有著永無止境的需求，這推動了對最高電晶體密度和效能的追求 。   

    
    

  • 先進節點（GAA、CFET、以及如 A16 這樣帶有 BSPDN 的技術）對於 AI 晶片的發展至關重要 。   

    
    

  • 然而，有專家指出，即使是目前的進展速度，也可能不足以跟上 AI 的需求，特別是所謂的「記憶體牆」問題日益突出 。   

    
    

  • 存內計算（Compute-in-Memory, CIM）被認為是解決記憶體牆問題的潛在長期方案，它透過減少數據搬移來提升效率 。3D 堆疊 SRAM 與 CIM 的結合有望帶來顯著的能耗和延遲效益 。   

    
    

• 行動計算：

  • 行動計算需要在效能、低功耗和小晶片尺寸之間取得平衡 。    

  • GAAFET 在降低功耗和提升行動 SoC 效能方面具有優勢 。 
    

  • CFET 憑藉其密度優勢，有望實現更複雜的 SoC 設計，同時保持較小的外形尺寸或延長電池續航時間。
    

• 記憶體技術：

  • GAA 奈米片雖然改善了 SRAM 的寫入能力，但在3奈米節點，由於較高的寄生參數和面積，其讀取延遲和能耗可能不如 FinFET 。Forksheet 則有助於改善 SRAM 的面積和讀取延遲 。   
    

  • CFET 有望大幅提升 SRAM 的位元密度。
    

  • 由於具有極低的關態電流，2D材料在嵌入式 DRAM（eDRAM）應用中顯示出潛力 。   
    

  • 邏輯電晶體的演進通常也會影響記憶體單元設計及其周邊電路。

C. 長期研究方向與潛在突破

展望未來，半導體技術的探索將持續向更深層次、更廣闊的領域拓展：

• 超越 CFET：探索更具前瞻性的元件概念，例如旨在實現低於60mV/dec 次臨界擺幅的 NCFET 和 TFET ，基於2D材料（超越 CFET 通道應用）的 FET，以及碳奈米管 FET 。   

  
  

• 單片3D整合（Monolithic 3D Integration, M3D）：將多層元件/電路堆疊起來，CFET 可視為此方向的基礎步驟。採用低維材料（如2D材料）的 M3D 整合是一條極具前景的路徑 。   

  
  

• 先進封裝：持續扮演關鍵角色，諸如 EMIB（英特爾） 和晶片粒（chiplet）的3D堆疊等創新技術不斷湧現 。   

  
  

• 克服「互連的暴政」：互連技術的材料和架構創新與電晶體本身的演進同等重要 。   

  
  

「PPAC」方程式隨著這些先進且複雜的架構的出現，變得更加複雜且具有應用特定性。雖然「PPAC」（效能、功耗、面積、成本）一直是業界的口號，但其中的「C」（成本）以及 P、P、A 之間的權衡變得越來越微妙。FinFET 技術成熟且對許多應用而言相對具有成本效益。GAAFET 提供了 PPA 效益，但初始製造複雜度和成本較高 。Forksheet 特別針對 SRAM 最佳化了面積，並在其他方面進行了權衡 。CFET 有望實現巨大的面積增益，但其複雜性和成本也顯著更高，可能使其僅適用於那些密度至關重要且能夠吸收成本的應用 。這意味著不同的市場區隔（HPC/AI、行動裝置、汽車、物聯網）可能會以不同的速度採用這些技術，甚至根據其特定的 PPAC 需求選擇不同的架構變體。「一體適用」的方法正在式微。   

同時，「微縮」的定義也正在超越單純的電晶體密度。雖然 CFET 直接解決了電晶體密度（面積微縮）的問題，但更廣泛的產業挑戰（功耗牆、記憶體牆、互連瓶頸）意味著「微縮」現在包含了功率傳輸（BSPDN）、互連（新材料、佈線）、記憶體整合（CIM、HBM）和封裝（3D 晶片粒）等方面的改進。傳統上，摩爾定律專注於電晶體數量的翻倍 。CFET 透過垂直堆疊延續了這一趨勢 。然而，系統效能越來越受到功率傳輸（IR 壓降）、互連 RC 延遲以及記憶體頻寬/延遲的限制 。因此，諸如 BSPDN 、先進互連材料 、存內計算  和3D封裝  等創新，正成為「微縮」整體系統效能和效率同等關鍵的組成部分。未來的路線圖是一個多面向的發展，其中電晶體微縮只是進展的一個（儘管至關重要的）向量。   

先進邏輯與 AI/HPC 之間存在著共生關係。AI 和 HPC 的巨大計算需求是 GAAFET、CFET 以及 BSPDN 和先進封裝等支援技術巨額研發投入的主要理由。反過來，這些先進半導體技術的出現也將推動 AI/HPC 領域的進一步突破。AI/HPC 需要具有最高可能效能和電晶體密度的晶片 。台積電的 A16（GAA + BSPDN）明確針對 AI/HPC 。英特爾的 18A（RibbonFET + PowerVia）也旨在推動 AI 計算的發展 。開發這些節點的高昂成本和複雜性，在一定程度上被 AI/HPC 市場的高價值和快速增長所抵銷。這就形成了一個反饋迴路：AI/HPC 的需求驅動半導體創新，而半導體創新又賦能更強大的 AI/HPC，從而加速了這兩個領域的進展。   

結論：在下一代半導體的複雜版圖中導航

從 FinFET 的輝煌時代邁向 GAAFET 的精進以及 CFET 的垂直飛躍，半導體產業正處於一個關鍵的轉型期。這條道路充滿了前所未有的機遇與挑戰，需要整個生態系統的共同努力和持續創新。

關鍵進展與持續挑戰的總結

回顧過去，FinFET 技術的出現成功地延續了摩爾定律的生命力，但其固有的物理和製程限制也使其在先進節點面臨瓶頸。GAAFET，特別是奈米片結構，作為當前的前沿解決方案，透過全環繞柵極提供了更優越的靜電控制，為2奈米及以下節點的實現鋪平了道路。然而，其製造複雜性，如 Si/SiGe 精密堆疊、選擇性蝕刻、內間隙壁形成以及多重臨界電壓調控等，依然是需要克服的難題。

展望未來，CFET 以其革命性的垂直堆疊架構，為實現極致的電晶體密度提供了誘人的前景。然而，精密垂直對準、共享柵極的有效控制、複雜的局部互連以及嚴峻的熱管理和 ESD 問題，都對製造技術提出了極高的要求。這些挑戰的克服，將是 CFET 能否成功商業化的關鍵。

在此過程中，材料創新扮演著至關重要的角色。無論是實現高效背面供電網路（BSPDN）所需的材料與製程，還是先進接觸、介電層與互連材料的開發，乃至於被寄予厚望用以突破矽通道極限的2D材料，都將深刻影響未來電晶體架構的發展軌跡。

合作的必要性：產業、學術界與聯盟

面對日益複雜的技術挑戰和巨大的研發投入，任何單一實體都難以獨力承擔。因此，半導體製造商、設備/材料供應商、像 imec 這樣的研發聯盟以及大學等學術機構之間的緊密合作變得空前重要 。透過資源共享、知識交流和協同攻關，整個產業才能更有效地應對挑戰，加速創新步伐。在適當的情況下，開放式創新模式也有助於激發新的思路和解決方案。   

最終思考：對計算能力的不懈追求

半導體產業的歷史就是一部不斷創新、突破極限的歷史。儘管通往下一代半導體的道路日益複雜且成本高昂，但對更強大、更高效、更緊湊計算解決方案的永恆追求，將繼續驅動著業界探索並最終實現超越 FinFET 的技術。這些努力不僅將重塑電子產品的未來，也將為人類社會的進步提供源源不斷的動力。

未來電晶體的發展，如 CFET，不再僅僅是孤立元件的進步，而更像是一個協同設計的系統，涉及新架構、新材料、新製造工藝、新供電方案和新設計工具，所有這些都必須協同發展。早期的電晶體微縮通常專注於縮小現有結構或改進摻雜。FinFET 引入了3D複雜性。GAAFET 增加了更精密的3D結構和製程 。而 CFET 則增加了垂直堆疊、共享柵極、複雜的局部互連以及嚴峻的熱管理/ESD 問題，從一開始就需要與 BSPDN 甚至可能的新通道材料（如2D TMDs）進行協同最佳化 。這種整體性、系統級的創新方法是後 FinFET 時代的一個決定性特徵，電晶體不能再脫離其周圍環境（電源、互連、封裝、設計工具）進行孤立的最佳化。   

此外，雖然摩爾定律（密度微縮）仍然是一個強大的驅動力，但日益多樣化的應用（AI、HPC、物聯網、汽車）及其各不相同的 PPAC 要求，可能會導致未來出現多種先進電晶體技術並存的局面，這些技術將針對不同的終端市場進行最佳化，而非由單一的、服務於所有市場的「前沿技術」主導。歷史上，單一的前沿節點服務於大多數高階應用。GAA 尤其是 CFET 的開發成本和複雜性是巨大的 。不同的應用有著截然不同的需求：AI 需要原始計算能力和記憶體頻寬 ，物聯網需要超低功耗，汽車則需要在極端條件下的可靠性。我們已經看到晶圓代工廠提供先進節點的變體（例如台積電的 N2、N2P、A16；英特爾的 18A 家族）。這種趨勢可能會加速，CFET 可能被用於密度關鍵型應用，而專業化的 GAAFET 甚至成熟的 FinFET 則繼續服務於其他應用，從而導致技術格局更加多樣化，而非單一的線性發展。「最佳」電晶體將取決於具體應用情境。  

參考資料

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