一篇看懂小晶片 (Chiplet) 與異質整合的未來、挑戰與生態系

向小晶片和異質整合的範式轉移

傳統的單晶片系統單晶片 (SoC) 在先進節點上正遭遇基本的物理和經濟瓶頸 。隨著電晶體微縮效益的遞減 ，在尖端製程節點上設計和製造大型複雜 SoC 的成本急劇飆升 。由於缺陷密度的增加，大型單晶片在先進節點的良率顯著下降 。高登·摩爾在 1965 年提出的摩爾定律——即在單位矽面積製造成本不變的情況下，微晶片上的電晶體數量大約每兩年翻一番——在數十年內引領了產業發展，但如今面臨嚴峻挑戰 。小晶片技術被視為延續摩爾定律精神的一種途徑 。這些發展背景凸顯了產業尋求如小晶片等替代方案的迫切性，傳統方法的經濟和物理限制是推動這一範式轉移的主要動力。   

在此背景下，小晶片作為一種革命性的方法應運而生。小晶片通過將複雜系統分解為更小、功能獨立的模塊，提供了一個極具吸引力的替代方案 。這些「小型模組化積體電路」 或「小型模組化晶片」 被分開製造，然後再進行整合。這種模組化特性正在重塑半導體設計和製造的格局 。小晶片的出現，正是為了解決前述單晶片系統的困境，其模組化的本質是核心所在。   

異質整合在這一轉變中扮演著關鍵角色。異質整合是一種將不同組件——包括電子和非電子組件，以及採用不同製程技術製造的小晶片——組裝到單個緊湊器件或封裝中的方法學 。這是小晶片技術的一個關鍵優勢和促成因素 。它允許設計者「混合搭配」不同的小晶片，結合各種技術的最佳特性 。異質整合是實現小晶片潛力的「方法」——它是關鍵的促成概念，通過結合不同的功能和製程節點，賦予小晶片強大的能力。   

向小晶片的轉變不僅僅是技術的演進，更是半導體設計和製造生態系統的根本性重組。它從「一體適用」的單晶片方法轉向更靈活、更專業化，且潛在地更民主化的矽晶開發模式。單晶片 SoC 需要巨大的資本和專業知識，使得權力集中在少數大型整合元件製造商 (IDM) 和晶圓代工廠手中。相比之下，小晶片允許混合來自不同來源和製程節點的 IP，從而可能降低客製化矽晶的門檻。這可能導致更多參與者專注於特定的小晶片功能（如 IP 供應商、小型設計公司），並形成更多樣化的供應鏈 。所謂「小晶片市場」的概念  進一步表明，產業正朝著一個更開放和協作的生態系統發展，這與過去垂直整合或嚴格控制的晶圓代工-無廠半導體模式有著顯著不同。   

此外，先進節點上摩爾定律在經濟上的不可持續性，是推動小晶片普及的更直接和重要的驅動力，其影響甚至超過了純粹的技術性能極限。儘管性能提升是其優勢之一，但設計和製造大型、尖端單晶片的高昂成本  正迫使產業尋找更經濟可行的方式來持續提升系統級性能。諸如提高良率 、縮短開發時間和降低成本  等效益被反覆強調為小晶片的關鍵優勢。能夠針對某些小晶片使用較舊、更具成本效益的製程節點，同時為關鍵功能保留先進節點  的能力，直接解決了成本問題。因此，儘管可以實現技術性能的提升，但推動這一轉變的主要動力是需要管理和減輕在單晶片設計上維持摩爾定律軌跡所帶來的日益沉重的財務負擔。   

核心技術定義

小晶片：複雜系統的模組化建構基石

小晶片被定義為小型的、模組化的積體電路，它們可以被組合起來創建更複雜的系統單晶片 (SoC) 或多裸晶設計 。它們是專業化的裸晶，各自執行特定的功能 。功能性小晶片的例子包括：CPU 小晶片、GPU 小晶片、記憶體小晶片和 I/O 小晶片 。它們被設計成「模組化建構基石」。這種概念類似於印刷電路板 (PCB) 上的組件 。術語「Chiplet」（小晶片）由密西根大學的研究人員創造，結合了「chip」（晶片）和「petite」（小巧的）二詞 。本小節為小晶片提供了一個清晰、基礎的定義，強調其模組化和功能專業化，這對於理解後續關於架構和優勢的討論至關重要。   

異質整合：組裝多樣化組件

異質整合被定義為一種將多樣化組件（電子和非電子組件）組裝到單個緊湊器件中的方法學 。它允許結合使用不同製程技術製造的小晶片 。這使得能夠整合如矽基 CMOS、III-V族材料和光子學等不同技術 。這是小晶片技術的一個關鍵優勢，允許設計師通過結合優化的組件來實現「兩全其美」。本節定義了促成因素。異質整合是使模組化小晶片概念變得可行和強大的實用方法，允許前所未有的設計靈活性。   

小晶片和異質整合的定義突顯了一個根本性的設計理念轉變：從晶片上整合 (單晶片 SoC) 到封裝內晶片的整合 (小晶片)。這一區別對於理解架構和製造方面的影響至關重要。單晶片 SoC 將所有功能整合到單個矽裸晶上 。其重點在於最大化單個矽片上可以容納的功能。小晶片則將這些功能分解為更小、專業化的裸晶 。重點轉向如何有效地   

組合這些獨立優化的部件。異質整合正是這種組合的過程 。這意味著封裝技術（第 4.1 節）從一個保護性外殼轉變為一個主動的整合平台，而互連技術（第 4.2 節）變得與晶片內佈線同等重要。   

此外，異質整合中「非電子」組件的概念  暗示著未來基於晶片的系統可能在同一封裝內直接整合更廣泛的功能，遠超傳統計算，例如感測器、致動器甚至生物元件。儘管當前討論主要集中在電子小晶片（CPU、GPU、記憶體），但「非電子」組件的加入為系統級封裝 (SiP) 解決方案開闢了更廣闊的可能性，使其功能更加多樣化。這可能催生出高度緊湊和整合的設備，應用於物聯網、醫療領域（例如，帶有整合處理功能的晶片實驗室）或先進的感測器融合系統，其中感測元件與其處理單元共同封裝。這種更廣泛的範圍表明，小晶片技術可能成為實現具有深度嵌入、多樣化功能的真正「智慧系統」的途徑。   

小晶片的崛起：驅動力與優勢

關鍵驅動力

小晶片技術的迅速崛起並非偶然，而是多種因素共同作用的結果。

• 摩爾定律趨緩：傳統 SoC 微縮在物理和經濟上面臨越來越大的挑戰 。   

  
  

• 成本效益：降低設計和製造成本，尤其是在先進節點上 。採用成熟節點製造的小晶片可以降低成本，而高性能組件則可利用尖端節點 。美國國防高等研究計劃署 (DARPA) 的 CHIPS 計畫記錄顯示，開發時間可縮短 70-80%，並顯著降低成本 。   

  
  

• 提高良率：較小的裸晶不易產生缺陷，從而提高製造良率 。整合前的「已知良好裸晶」(KGD) 測試是關鍵 。   

  
  

• 性能優化：每個小晶片都可以針對其特定功能使用最合適的製程技術進行優化 。特定領域加速器可將計算效率提高 10-1000 倍 。   

  
  

• 專業化與客製化：能夠針對特定應用和工作負載創建量身定制的解決方案 。   

  
  

• 加速產品上市時間 (TTM)：模組化設計和 IP 重用可加速開發週期 。   

  
  

  本小節詳細說明了產業迅速採用小晶片的根本原因。它與單晶片 SoC 的局限性相聯繫，並突出了小晶片方法的多方面吸引力。

多方面優勢

小晶片架構為設計師、製造商和終端用戶帶來了諸多實質性好處。

• 增強性能：通過優化的組件和高速互連實現 。   

  
  

• 可擴展性：通過更換或添加小晶片，更容易升級或添加新功能 。   

  
  

• 提高良率和可靠性：較小的裸晶意味著每個裸晶的缺陷較少；KGD 測試可提高整體系統可靠性 。   

  
  

• 成本效益：來自製造、設計重用和減少浪費 。   

  
  

• 可重用智慧財產權 (IP)：預先測試的小晶片可在各種設備中整合，從而降低成本並提高靈活性 。   

  
  

• 能源效率/降低功耗：優化每個小晶片的功耗，減少數據移動，並更有效地散熱 。   

  
  

• 設計靈活性和客製化：混合搭配能力可實現量身定制的解決方案 。   

  
  

• 縮小佔板面積：將組件整合到單個封裝中 。   

  
  

• 面向未來：模組化升級可在無需完全重新設計的情況下實現未來增強功能 。   

  
  

  本節在驅動因素的基礎上進行擴展，列舉了小晶片架構為設計師、製造商和最終用戶提供的具體優勢。

歷史背景：DARPA CHIPS 等計畫的影響

小晶片的理念源於 DARPA 的「通用異質整合與 IP 重用策略」(CHIPS) 計畫 。DARPA CHIPS 計畫重點在為 IP 重用創建一個新範式，提高系統靈活性並縮短開發時間，特別是針對國防部和其他小批量應用 。DARPA 的參與  在歷史上對許多技術突破（如網際網路、GPS）至關重要。CHIPS 計畫指出，將 SoC 分解為小晶片可將開發時間縮短 70-80% 。多晶片模組 (MCM) 和系統級封裝 (SiP) 的早期概念在 1980 年代至 1990 年代奠定了基礎 。理解歷史動因，特別是像 DARPA CHIPS 這樣的計畫的戰略願景，有助於深入了解小晶片技術除了眼前的商業利益之外的長期目標和意義。   

小晶片的諸多優勢共同指向了一個「矽晶設計民主化」的趨勢。通過降低成本、實現 IP 重用和加速產品上市時間，小晶片使得小型公司或專業團隊也能開發客製化硬體解決方案，而這在以前通常只有大型企業才能做到。先進節點單晶片設計的高成本和複雜性  是主要的進入壁壘。小晶片通過提高良率、混合使用不同製程節點以及 IP 重用來降低這些成本 。更快的產品上市時間  允許更快的迭代和市場進入。一個「小晶片市場」的願景 ，即可以從不同供應商處採購預先驗證的小晶片，進一步支持了這一趨勢。這可能會促進更廣泛參與者的創新，打破少數大型半導體巨頭在客製化矽晶領域的主導地位。   

對「已知良好裸晶」(KGD) 的強調不僅僅是一項製造優勢，更是整個小晶片供應鏈和商業模式的關鍵促成因素。如果沒有可靠的 KGD，小晶片的成本效益可能會因最終系統良率過低而被抵消，而多供應商生態系統所需的信任也將受到侵蝕。KGD 測試確保在昂貴的系統整合之前對單個小晶片進行驗證 。如果將有缺陷的小晶片整合進去，整個複雜的封裝可能都必須廢棄，從而顯著增加成本並削弱較小裸晶帶來的良率優勢 。在一個多供應商的小晶片市場  中，系統整合商從不同供應商處購買小晶片，KGD 品質保證對於問責制和風險管理至關重要。因此，強大的 KGD 測試方法（第 6.2 節）是小晶片範式經濟可行性和可擴展性的基礎要求。這也對測試設備供應商和測試服務提供商產生了影響。   

DARPA CHIPS 計畫對「IP 重用」的關注  是商業上強調可重用 IP 小晶片的直接先驅 。這突顯了一個模組化硬體的戰略性、長期願景，其歷史早於最近的商業熱潮，表明當前的小晶片繁榮是數十年基礎研發和戰略規劃的成果。DARPA CHIPS 明確目的在為 IP 重用創建一個新範式 。該計畫將分解為模組化小晶片視為實現這一目標的手段 。如今廣泛引用的商業利益，如「可重用智慧財產權 (IP)」 和「設計重用」，直接反映了這些早期目標。這種聯繫強調，小晶片技術不僅僅是對摩爾定律趨緩的被動反應，更是一種主動的、經過戰略性培育的系統設計方法，其根源深植於國防和戰略技術倡議。   

促成技術：小晶片整合的支柱

先進封裝：連接性的基礎

2.5D 與 3D 封裝技術概述

先進封裝技術對於小晶片的成功至關重要，它能夠實現高頻寬、低延遲的互連 。這些技術使得小晶片之間能夠更緊密地排列，從而縮短訊號傳輸距離並提升整體性能 。   

• 2.5D 整合：小晶片並排置於一個中介層（矽或有機材料）之上，或通過橋接技術連接 。這種方式提供了高速互連，同時降低了功耗。   

  
  

• 3D 整合：小晶片垂直堆疊，通常使用矽穿孔 (TSV) 技術，以實現更短的連接路徑、更高的集成密度以及改進的性能和功耗 。   

關鍵封裝解決方案

業界已經開發出多種先進封裝解決方案，以滿足小晶片整合的需求。

• 矽中介層 (Silicon Interposers)：這是一種薄矽晶圓，帶有精細間距的佈線，用於連接不同的小晶片，然後再將整個組件安裝到基板上 。它們能夠實現高密度互連和高頻寬 。矽橋接（如英特爾的 EMIB）則是一種局部化的中介層替代方案，將小型矽橋嵌入封裝基板中，以實現裸晶之間的高速連接 。   

  
  

  • 英特爾 EMIB (Embedded Multi-die Interconnect Bridge)：這是一種嵌入在封裝基板中的矽橋，用於裸晶之間的高速、短距離連接，為大型矽中介層提供了一種更具成本效益的替代方案 。EMIB-M 在橋中集成了金屬-絕緣體-金屬 (MIM) 電容，而 EMIB-T 則在橋中添加了 TSV 。第二代 EMIB 將凸點間距從 55 微米減小到 45 微米 。   

    
    

• 垂直堆疊 (3D ICs)：
  

  • 英特爾 Foveros：這是一種 3D 堆疊技術，允許邏輯晶片堆疊在邏輯晶片之上，或邏輯晶片堆疊在記憶體晶片之上。Foveros Direct 採用面對面裸晶堆疊和銅對銅 (Cu-to-Cu) 混合鍵合技術 。它使得能夠混合搭配不同的小晶片，以優化成本和能源效率 。Foveros-R 使用重佈線層 (RDL) 中介層，Foveros-B 則將 RDL 與矽橋結合 。   

    
    

  • 台積電 SoIC (System on Integrated Chips)：這是一種 3D 堆疊技術，能夠實現高密度裸晶間互連，鍵合間距從亞 10 微米開始，以實現高性能和低功耗 。它支持不同晶片尺寸、功能和晶圓節點技術的 KGD 異質整合 。   

    
    

• 扇出型晶圓級封裝 (FOWLP)： 透過將 I/O 焊盤重新分佈到更大的區域，FOWLP 有可能消除傳統基板的需求，從而實現更薄的封裝和良好的電氣性能 。   

  
  

• 台積電 CoWoS (Chip-on-Wafer-on-Substrate)： 這是一種 2.5D 封裝技術，使用矽中介層 (CoWoS-S) 或有機中介層 (CoWoS-R) 來整合邏輯 SoC 和高頻寬記憶體 (HBM) 。CoWoS-L 是一種晶片後段組裝技術 。InFO (Integrated Fan-Out) 是台積電的另一個先進封裝平台。   

不同封裝方法的優勢與權衡

選擇合適的先進封裝技術需要仔細權衡其優勢和固有的挑戰，平衡的觀點至關重要。雖然先進封裝提供了顯著的優勢，但它也引入了必須管理的新工程挑戰和成本因素。

• 優勢：包括縮小佔板面積、減輕重量、因互連路徑縮短而提高功率效率、增加頻寬以及提高可靠性 。此外，將大型 SoC 分解為小晶片有助於提高良率和實現客製化 。   

  
  

• 權衡：挑戰則包括增加設計複雜性 、3D 堆疊中的熱管理難題 、較高的封裝成本  以及機械應力問題 。相較於垂直 3D 堆疊，2.5D（中介層/橋接）通常在熱管理和機械約束方面更為簡單 。   

封裝技術從單純的保護外殼演變為性能關鍵的系統整合平台，標誌著半導體製造領域的重大轉變。它將封裝設計、材料科學和組裝製程的重要性提升到與前端晶圓製造同等的地位。傳統上，封裝主要用於保護和板級連接，往往是設計流程的後續考慮。然而，對於小晶片而言，封裝（2.5D/3D、中介層、橋接）直接促成了高密度、高速的連接，這對於系統作為一個整體發揮功能至關重要 。TSV、微凸點和混合鍵合等技術  都是複雜的製造步驟。這意味著封裝選擇現在嚴重影響系統的功耗、性能、面積 (PPA) 和成本，需要晶片和封裝的協同設計 。提供先進封裝的委外封裝測試廠 (OSAT) 和晶圓代工廠正成為關鍵的戰略合作夥伴，而不僅僅是服務提供商 。   

不同先進封裝技術（例如，矽中介層與嵌入式橋接，2.5D 與 3D）之間的選擇是一個複雜的優化問題，取決於特定應用對頻寬、延遲、功耗、成本和散熱性能的要求，並不存在唯一的「最佳」解決方案。矽中介層提供非常高密度的佈線，但可能成本高昂且尺寸較大 。嵌入式橋接（如 EMIB）則為局部高密度互連提供了一種更具成本效益的解決方案 。3D 堆疊提供了最短的互連路徑，可實現極致的性能和功耗優勢，但也帶來了顯著的散熱和機械挑戰 。相關文獻中提到的權衡（2.5D 在散熱/機械方面更容易，而 3D 的電氣特性更簡單但物理外形更嚴格）正說明了這一點 。因此，選擇過程需要仔細分析這些權衡，並結合目標產品的具體需求（例如，成本敏感的消費類產品與性能關鍵的高性能計算產品）。   

主要 IDM（英特爾的 Foveros/EMIB）和晶圓代工廠（台積電的 CoWoS/SoIC）開發的專有封裝解決方案，與全產業的努力並行，這表明了一個激烈創新和競爭的時期，但也可能因這些客製化解決方案之間缺乏互操作性而導致市場碎片化，除非通過更廣泛的標準來解決。英特爾大力推廣 EMIB 和 Foveros 。台積電則推廣 CoWoS 和 SoIC 。這些技術功能強大，但通常針對其自身的生態系統進行了優化。雖然這些技術推動了創新，但如果採用一種專有技術封裝的小晶片無法輕易地與採用另一種技術的小晶片整合，也可能造成「圍牆花園」效應。標準化的裸晶對裸晶接口（如 UCIe，第 4.2 節）目的在彌合這一差距，但物理封裝本身仍然涉及這些專有方法。這就產生了一種動態，即公司可能在其生態系統內提供「優於標準」的性能，但代價是犧牲了更廣泛的互操作性，這種矛盾在關於超級計算機製造商希望獲得超出 UCIe 規範的客製化解決方案的討論中得到了體現 。   

裸晶對裸晶互連：實現無縫通信

高頻寬、低延遲、高能效互連的關鍵作用

裸晶對裸晶 (Die-to-Die, D2D) 互連是小晶片架構的核心，它們必須確保小晶片能夠像單一晶片一樣協同工作，提供接近單晶片的性能 。這些互連需要具備高頻寬、低延遲和高能效的特性，以滿足高性能應用的需求 。能效目標通常低於每位元 1 微微焦耳 (<1 pJ/bit) ，而頻寬密度目標則超過每毫米 10 Tbps (>10 Tbps/mm) 或每平方毫米 2 TB/s (>2 TB/s/mm2) 。如果說封裝是物理基礎，那麼互連就是通信高速公路，其性能特徵至關重要。   

關鍵互連標準概述

為了促進小晶片生態系統的發展，業界已經推出或正在開發多個互連標準。

• 通用小晶片互連快遞 (Universal Chiplet Interconnect Express, UCIe)： UCIe 正在成為通用標準的主要競爭者，對於培育開放的小晶片生態系統至關重要。其發展解決了各種封裝類型和系統級問題。
  

  • 這是一個開放的產業標準，用於封裝級的裸晶對裸晶互連，借鉴了 PCI Express (PCIe) 和 Compute Express Link (CXL) 標準 。   

    
    

  • UCIe 定義了物理層、裸晶對裸晶適配器層和協議層 。   

    
    

  • UCIe 1.0/1.1：建立了基線，擴展了可靠性機制，引入了新的凸點佈局以降低封裝成本，並增加了汽車級特性 。UCIe 1.1 與 UCIe 1.0 完全向後兼容。   

    
    

  • UCIe 2.0：增加了對 3D 封裝的支援（UCIe-3D 針對混合鍵合進行了優化，凸點間距為 1-25 微米），標準化的可管理性以及 DFx（調試、可測試性）架構 。數據速率高達每引腳 32Gbps 。Synopsys 提供的 IP 速率高達每引腳 40Gbps 。   

    
    

  • UCIe 支援標準（有機基板）和先進封裝技術 。UCIe-S 適用於標準封裝，UCIe-A 適用於具有密集佈局的先進封裝 。   

    
    

  • 其目標是促成一個多供應商的生態系統，並縮短解決方案的上市時間 。   

    
    
    
    

• 線束 (Bunch of Wires, BoW)： BoW 提供了一種替代方案，特別是在極端簡單性和成本至關重要，或者針對 UCIe 目前範圍或成本狀況未完全覆蓋的特定整合場景。
  

  • 由開放運算計畫 (OCP) 的開放領域特定架構 (ODSA) 項目開發，是一種開放、可互操作的物理接口 。   

    
    

  • 針對商用（有機層壓板）和先進封裝技術進行了優化，可跨多種凸點間距和製程節點移植 。   

    
    

  • 與串行/解串器 (SerDes) 相比，BoW 每根線的數據速率較低，因此需要更多線纜，但允許單端信號傳輸和更密集的佈線 。   

    
    

  • 能效目標為雙端接模式下 <0.5−1 pJ/bit，無端接模式下 <0.25−0.5 pJ/bit 。吞吐量密度高達每毫米    

    
    

    2−12+ Tbps 。   

    
    

  • 其物理層 (PHY) 是一個單向切片；多個切片構成一個鏈路 。   

    
    

  • 被認為更為精簡，潛在成本更低，適用於特殊應用 。   

    
    
    
    

• 先進接口匯流排 (Advanced Interface Bus, AIB)： AIB 代表了一種早期的開放標準，因其在特定環境下的簡單性和效率而受到重視，尤其是在英特爾生態系統內和 FPGA 整合方面。
  

  • 最初是英特爾的專有接口，AIB Gen1（每通道 2Gbps，20 位寬）於 2018 年開源；AIB Gen2 將數據速率和通道數量翻倍 。   

    
    

  • 這是一種並行、源同步接口，比最高速的 BoW/UCIe 更簡單且速度較慢，可在 16/22nm 等較舊節點上設計 。   

    
    

  • 採用寬並行接口，每根線的傳輸速度相對較低，從而簡化了電路 。   

    
    

  • AIB Base（單數據速率 SDR，每線 1Gbps），AIB Plus（雙數據速率 DDR，每線 2Gbps）。   

    
    

  • 專注於短距離連接的低延遲和高頻寬密度 。   

    
    

UCIe、BoW 與 AIB 比較分析表

為了更清晰地比較這些關鍵的互連標準，下表總結了它們的主要特性：

特性	UCIe (Universal Chiplet Interconnect Express)	BoW (Bunch of Wires)	AIB (Advanced Interface Bus)
標準化組織	UCIe Consortium	Open Compute Project (OCP) ODSA	Intel (開源)
主要支持者	Intel, AMD, ARM, TSMC, Samsung, Google, Microsoft, Meta, Qualcomm, NVIDIA, Synopsys, Cadence 等眾多產業領導者	OCP 成員	Intel, FPGA 社群
每引腳/線數據速率	高達 32Gbps (UCIe 2.0) ，Synopsys IP 可達 40Gbps	較低（例如，BoW-256 模式下每線 8Gbps，總共 256Gbps/slice）	AIB Gen1: 2Gbps/線 (DDR) ；AIB Gen2 速率翻倍
最大頻寬密度	非常高，尤其 UCIe-3D	高達 2-12+ Tbps/mm-chip-edge	高，針對短距離優化
能源效率 (pJ/bit)	目標 <1 pJ/bit	<0.5−1 pJ/bit (雙端接)，<0.25−0.5 pJ/bit (無端接)	非常低，因電路簡單
支援協議	PCIe, CXL, 串流協議	可承載多種協議，PHY 層較底層	物理層規範，上層協議靈活
主要封裝目標	標準有機基板、先進封裝 (2.5D/3D)	商用有機層壓板、先進封裝	高密度封裝，適用於相鄰裸晶
複雜性	相對較高，功能全面	相對較低，更精簡	非常簡單，電路設計簡潔
成本概況	IP 可能較昂貴	潛在成本較低	設計成本低，可在成熟節點實現
主要優勢	廣泛產業支持，高頻寬，支援 3D，可管理性	開放，靈活，高能效，適用於多種封裝	極簡，低延遲，易於實現
主要局限性	IP 成本和複雜性可能較高	互操作性廣度不如 UCIe	速度不如 UCIe/BoW 最高速模式，主要由 Intel 推動

這張表格為需要深入了解不同互連標準細微差別的專家提供了寶貴的參考。對於設計或評估基於小晶片的系統而言，理解這些差異至關重要。這三個標準是研究文獻中討論最多的。通過表格形式直接並排比較，可以快速了解它們各自的特性、目標應用和權衡。這有助於根據性能要求、成本限制和生態系統支持等因素，就哪種互連可能適合特定設計做出明智的決定。它將來自多個片段的複雜資訊整合為易於理解的格式，顯著增加了價值和清晰度。

像 UCIe 這樣的標準化互連的推動是一個關鍵的轉折點。此處的成功將決定一個真正開放的、多供應商的小晶片生態系統能否蓬勃發展，或者市場是否仍將被專有解決方案主導高容量應用。專有互連限制了互操作性和供應商選擇，可能增加成本並減緩創新 。UCIe 目的在建立一個「無處不在的互連」 並促成一個「多供應商生態系統」。主要產業參與者對 UCIe 的大力支持  表明了實現這一目標的認真嘗試。然而，挑戰依然存在，因為一些大型參與者可能仍偏好客製化解決方案以獲得最佳性能 。開放標準以實現廣泛互操作性與客製化解決方案以實現峰值性能之間的張力將塑造小晶片的未來格局。   

互連的技術規格（頻寬、延遲、功耗）直接決定了基於小晶片設計的可行應用類型。超低延遲互連對於快取一致性處理器整合至關重要，而對於 I/O 或加速器小晶片，稍高的延遲可能是可以接受的。高性能計算和人工智能需要計算和記憶體元件之間極低的延遲和高頻寬 。UCIe、BoW 和 AIB 都以低延遲為目標（例如，UCIe <1−2 ns ，BoW <2−4 ns ）。如果互連延遲過高，分解帶來的性能優勢可能會喪失，使得小晶片方法對於某些緊密耦合的功能而言不如單晶片設計有吸引力。協議的選擇（例如， 中提到的 PCIe/CXL over UCIe）也取決於所需的一致性級別和通信模型。因此，互連性能是特定小晶片分區策略的關鍵瓶頸或促成因素。   

多種互連標準（UCIe、BoW、AIB）的發展，即使 UCIe 正在成為主導，也反映了市場的多樣化需求。「一體適用」的互連可能並非適用於所有小晶片用例的最佳選擇，這導致了一種分層方法，即不同的標準滿足不同的 PPA 和成本目標。UCIe 功能全面，重點在廣泛適用，包括先進封裝和 3D 。這種全面性可能導致複雜性和較高的 IP 成本 。BoW 定位為更簡單、潛在成本更低且更「精簡」，適用於特定應用或要求較低的接口。AIB 也以其簡單性和適用於較舊節點而聞名 。這表明，雖然 UCIe 可能成為「主幹道」，但像 BoW 這樣的其他標準可以充當「地方道路」，用於成本敏感或不太複雜的連接，或者在需要 UCIe 目前範圍或成本狀況之外的特定優化時使用。   

電子設計自動化 (EDA) 工具：應對設計複雜性

EDA 工具在小晶片設計中面臨的挑戰

傳統的 EDA 工具主要針對單晶片 SoC 進行優化 。小晶片的整合顯著增加了設計複雜性、工作負載和工程投入 。主要挑戰包括：   

• 針對最佳 PPA 的系統級架構規劃和分區 。   

  
  

• 多裸晶協同設計和驗證（跨裸晶的訊號完整性、功率傳輸、散熱分析）。   

  
  

• 管理專有的裸晶對裸晶鏈路和多樣化的製程技術 。   

  
  

• 多裸晶系統的佈局規劃、散熱分析、功耗優化 。   

  
  

• 缺乏用於晶片、封裝和電路板協同設計的統一數據模型 。   

  
  

  基於小晶片的設計不僅僅是連接模塊；它是一個多物理場、多領域的問題，目前的 EDA 工具仍在適應中。

不斷發展的 EDA 解決方案，用於多裸晶整合、驗證和系統級優化

業界正在積極開發新的 EDA 解決方案，以應對小晶片設計的獨特需求。這需要專門的工具和方法學 。正在開發用於系統級優化的平台，整合來自 IC、封裝和電路板設計師的數據 。人工智能驅動的設計自動化被用於佈局規劃、散熱分析、功耗優化等任務 。針對異質設計的預測性建模、設計中建模和簽核工作流程正在形成 。重點在於增強建模能力、自動化接口生成和多物理場模擬 。Keysight EDA Chiplet PHY Designer 提供了更高級別的抽象和模擬功能 。EDA 產業正在積極開發新工具並調整現有工具，以處理小晶片架構的獨特需求。   

主要 EDA 工具供應商

Synopsys、Cadence Design Systems 和 Siemens EDA 是該領域的關鍵參與者 。其他專業 EDA 供應商包括：MZ Technologies、Altium、Mirabilis Design、Baya Systems、Zero ASIC、Arteris 。這些供應商為小晶片設計的各個方面提供解決方案，從 IP 整合到系統驗證 。這些公司處於為小晶片革命提供必要設計工具的最前沿。   

基於小晶片的設計複雜性正在推動先前獨立的設計領域（IC、封裝、電路板）和物理學（電學、熱學、力學）的融合。EDA 工具必須演變為多物理場、多尺度的平台，才能有效地管理這種融合。單晶片設計主要關注晶片上的電氣行為，封裝/電路板通常是獨立考慮的問題。小晶片則需要對 IC、封裝和電路板進行整體考慮 。熱和機械應力在封裝/小晶片接口處變得至關重要，直接影響電氣性能 。EDA 工具需要支援「基於系統的優化」 和「多領域多工具設計分析」。這需要從孤立的點工具轉向能夠在這些領域進行協同模擬和協同優化的集成設計環境。   

AI 在 EDA 工具中的成功應用  可能是基於小晶片設計的關鍵加速器。AI 可以幫助管理巨大的設計空間，優化複雜的權衡（PPA、散熱），並自動化重複性任務，從而減輕目前所需的額外工程工作 。小晶片設計涉及更多變數：小晶片的選擇、互連、封裝、分區等 。手動優化這些變數極具挑戰性且耗時。AI/ML 算法非常適合探索大型設計空間並為複雜的多目標問題（例如 PPA、熱管理）找到最佳解決方案。相關文獻明確提到了 AI 用於佈局規劃、熱分析、功耗優化和佈局 。因此，AI 增強的 EDA 工具可以顯著縮短設計週期並提高基於小晶片系統的質量，使該技術更易於使用和更高效。   

對跨越預測性建模、設計中分析和簽核的「工作流程」的需求  表明，與傳統 SoC 設計中更階段性的方法相比，小晶片設計需要更持續和迭代的驗證過程。早期分析和系統級驗證變得至關重要。在單晶片設計中，許多系統級問題是在流程的後期才發現的。對於小晶片，早期做出的決策（例如，分區、互連選擇）會產生深遠的系統級影響 。「預測性建模」 允許對架構選擇進行早期評估。「設計中建模」 則支持持續的反饋和改進。這種由集成 EDA 工作流程支持的迭代方法對於降低複雜小晶片項目的風險和避免代價高昂的後期重新設計是必要的。這與文獻中關於設計工作流程變得高度迭代的說法相呼應 。   

小晶片的實際應用：應用與案例研究

高性能計算 (HPC) 與資料中心

變革伺服器架構

小晶片技術正在深刻地改變高性能計算和資料中心領域的伺服器架構。它們為應對嚴苛的 HPC 工作負載提供了前所未有的可擴展性和客製化能力 。小晶片被用於構建超級計算機和超大規模資料中心所需的可擴展性極強的處理器 。這種方法允許將計算、記憶體、I/O 等功能分解，並針對特定任務進行優化 。   

• AMD EPYC 系列：這是伺服器領域成功採用小晶片的典型範例 。其架構特點是將多個較小的「小晶片」（核心複合裸晶，CCD）通過 Infinity Fabric 連接到一個 I/O 裸晶 (IOD) 。CCD 包含 CPU 核心（例如 Zen 架構），而 IOD 負責處理記憶體存取、PCIe 通道和其他 I/O 功能 。這種設計使得 EPYC 處理器能夠實現高核心數量（高達 96-192 個核心）、大記憶體容量 (DDR5) 和大量的 PCIe 5.0 通道 。值得一提的是，Milan-X 系列通過在 CCD 上堆疊額外的 L3 快取（3D V-Cache 技術）進一步提升了性能 。AMD 的 EPYC 處理器展示了小晶片在要求嚴苛的伺服器市場中的可行性和優勢，對傳統的單晶片設計構成了挑戰。   

  
  

• 英特爾的基於「小晶片」(Tile) 的架構：英特爾同樣在小晶片（英特爾稱之為「小晶片」）設計方面投入巨資，應用於其伺服器和客戶端處理器；英特爾在其產品線中採用基於 小晶片 的架構，突顯了全產業的轉變以及小晶片的多功能性
  

  • Meteor Lake：這是英特爾首款採用分解式多晶片模組 (MCM) 設計的微架構，使用了 Foveros 封裝技術 。它包含計算 小晶片（Redwood Cove P-cores, Crestmont E-cores）、圖形小晶片 (Xe-LPG)、SoC 小晶片 和 I/O 小晶片 。   

    
    

  • Arrow Lake：這是一款桌面級小晶片設計，包含計算 小晶片 (台積電 N3B 製程)、IO 小晶片 (台積電 N6 製程)、SoC 小晶片 (台積電 N6 製程) 和 GPU 小晶片，所有這些 小晶片 都置於一個英特爾 22nm 製程的基礎 小晶片 之上 。這展示了不同製程節點的混合搭配，目的在提高良率、優化開發並降低成本 。   

    
    

  • 英特爾的 Ponte Vecchio GPU 也採用了小晶片設計 。   

    
    

    。

此外，小晶片有助於解決資料中心中數據移動瓶頸和功耗問題 。本小節展示了小晶片如何在要求最嚴苛的計算環境中實際應用，並提供了其優勢的具體示例。   

AMD 憑藉 EPYC 處理器早期且成功地採用小晶片技術，可以說在一定程度上迫使英特爾加速其自身的小晶片戰略（如 小晶片 和 Foveros 技術），從而根本性地改變了 x86 伺服器市場的競爭格局。AMD 於 2017 年推出採用小晶片的 EPYC 處理器 。EPYC 憑藉其高核心數量和具競爭力的性能/總體擁有成本 (TCO) 迅速獲得市場份額，這通常歸功於小晶片設計的可擴展性和良率優勢 。傳統上在單晶片設計領域處於領先地位的英特爾，隨後宣布並推出了其基於 小晶片 的架構，如 Meteor Lake 和 Ponte Vecchio，並大力推廣 Foveros 3D 封裝技術 。這表明小晶片架構已成為一個關鍵的差異化因素和競爭籌碼，推動包括產業巨頭在內的整個產業向這一新範式轉型。   

HPC/資料中心領域的小晶片方法正從簡單的分解演變為更複雜的異質系統，其中專用小晶片（例如，像 3D V-Cache 這樣的快取小晶片、I/O 小晶片、加速器小晶片）被組合起來，為特定工作負載創建高度優化的解決方案。早期的 EPYC 設計側重於分解 CPU 核心 (CCD) 和 I/O (IOD) 。Milan-X 上引入的 3D V-Cache  展示了在計算裸晶上直接堆疊專用快取小晶片以增強性能。英特爾的 小晶片 策略明確包括獨立的計算、圖形、SoC 和 I/O 小晶片 ，表明了功能專業化。關於資料中心 I/O 小晶片和記憶體小晶片的討論  進一步支持了這種由多樣化、專業化構建模塊組成系統的趨勢。   

英特爾 Arrow Lake 處理器為其計算、IO 和 SoC 小晶片採用台積電的製程節點 ，同時保留英特爾的基礎 小晶片，這是晶圓代工領域演變的一個重要標誌。這表明即使是主要的 IDM 也在利用外部晶圓代工廠來製造特定的小晶片，以優化成本並獲得領先的製程節點，突顯了小晶片在製造策略上提供的靈活性。英特爾歷來是一家垂直整合的製造商。Arrow Lake 的計算小晶片採用台積電 N3B 製程，其他小晶片採用台積電 N6 製程 ，這是一個重大的轉變。這使得英特爾能夠為每個功能使用最佳可用節點（性能關鍵的計算採用先進的台積電節點，不太關鍵的 I/O/SoC 採用成熟的台積電節點，基礎小晶片採用較舊的英特爾節點）。這種由小晶片促成的混合製造方法，表明了向利用整個半導體生態系統優勢的戰略轉變，而不是僅僅依賴內部能力。   

人工智慧 (AI) 與機器學習加速器

用於訓練和推理的客製化 AI 小晶片

人工智慧工作負載對專用加速器有著巨大需求，而小晶片技術使得能夠將這些加速器與傳統核心整合起來 。小晶片為 AI 解決方案提供了可擴展的計算密度，並促進了客製化 AI 解決方案的普及 。NVIDIA 、Google 、AMD  等公司以及一些初創企業正在利用小晶片技術開發 AI 處理器。例如，d-Matrix 公司利用帶有客製化互連（DMX Link，基於 BoW）的小晶片進行 AI 推理，實現了高記憶體頻寬，突破了「記憶體牆」的限制 。其 Corsair 產品中的 ASIC 各包含四個小晶片 。小晶片使得在不依賴完整光罩生產的前提下，能夠整合尺寸高達光罩四倍的矽晶片 。AI 是小晶片創新的主要驅動力，因為它對計算能力、高記憶體頻寬和專用硬體有著永不滿足的需求。   

對 AI 硬體可擴展性和效率的影響

小晶片為 AI 提供了一種可組合 SoC 的途徑，以滿足多樣化的工作負載需求 。通過縮短 AI 模型中數據的傳輸距離，小晶片提高了能源效率 。它們還允許更快的開發週期，並能針對 AI 工作負載優化性能 。預計到 2025 年，超過 50% 的 HPC 設計（其中許多與 AI 相關）將採用多裸晶技術 。小晶片為擴展 AI 硬體性能和效率提供了一條實用途徑，超越了單晶片所能實現的極限，解決了日益複雜的 AI 模型帶來的挑戰。   

AI 硬體領域正迅速向極端專業化發展，而小晶片是實現這一目標的關鍵架構促成因素。未來我們將看到更多由多樣化小晶片組成的 AI 系統，而非通用晶片，每個小晶片都針對 AI 管線的特定部分（例如，數據擷取、預處理、特定的神經網路層、記憶體存取）進行了高度優化。AI 工作負載多樣化且計算密集 。單晶片難以在所有類型的 AI 任務中提供最佳性能。小晶片允許通過整合專用加速器來實現「客製化 AI 解決方案」 和「專用矽晶」。d-Matrix 採用 DIMC 和專用互連的架構  就是針對推理進行深度專業化的一個例子。將計算、記憶體和 I/O 小晶片結合用於 AI 應用的願景  指向了這個高度專業化、模組化的未來。   

「記憶體牆」是 AI 的一個關鍵瓶頸。小晶片架構，特別是那些採用 2.5D/3D 封裝以使記憶體更接近計算單元（例如，HBM 整合、d-Matrix 的 DIMC）的架構，對於克服這一瓶頸至關重要。這意味著記憶體技術和封裝技術的協同進化對於未來 AI 硬體的進步至關重要。AI 加速器需要巨大的記憶體頻寬 。d-Matrix 明確針對「記憶體牆」，採用其基於小晶片的 DIMC 架構 。像 CoWoS 這樣的先進封裝被廣泛用於將 HBM 與 GPU/AI 加速器整合 。在 3D 異質計算中緊密整合計算和記憶體堆疊是未來趨勢 。因此，小晶片不僅僅是分解邏輯；它們是創新記憶體子系統的關鍵促成因素，而這些子系統對於 AI 性能至關重要。這也推動了對 HBM 等先進記憶體以及整合它們的封裝技術的需求。   

AI 小晶片的興起可能會催生一個更多樣化的 AI 硬體供應商生態系統。初創企業可以專注於開發高度專業化的小晶片（例如，新穎的 NPU 核心、獨特的記憶體接口），並與其他公司合作將其整合到完整的 AI 系統中，而無需設計整個單晶片 AI SoC。設計完整的 AI SoC 非常複雜且昂貴。小晶片允許模組化開發和 IP 重用 。像 d-Matrix 、Rebellions 、EdgeCortix  這樣的初創企業已經開始專注於 AI 小晶片/NPU。一個擁有像 UCIe 這樣的標準化接口的開放小晶片經濟  將進一步降低進入壁壘。這可能導致更快的創新和更多樣化的 AI 硬體解決方案，以滿足利基市場的需求，超越大型老牌企業的產品。   

汽車電子

在 ADAS、IVI 和集中式計算中的應用

現有的單晶片架構難以滿足先進駕駛輔助系統 (ADAS) 和車載資訊娛樂 (IVI) 系統日益增長的需求 。小晶片為汽車應用提供了靈活性、可擴展性和成本效益 。它們能夠針對不同級別的 ADAS（從 L1 到 L5）和資訊娛樂系統進行客製化 。此外，小晶片支持向集中式車輛計算架構的轉變，從而集中處理能力 。它們可以整合通用計算、GPU、AI 加速器（例如，用於車輛中的大型語言模型 LLM）以及用於汽車匯流排（乙太網、LiDAR/攝影機接口）的專用 I/O 小晶片 。汽車產業向軟體定義汽車的快速發展以及對計算需求的日益增長，使其成為小晶片應用的主要候選領域。   

產業倡議

為了推動小晶片在汽車領域的應用，業界已經發起了一些重要的合作計畫。

• imec 汽車小晶片計畫 (ACP)：該計畫重點在評估哪些小晶片架構和封裝技術最適合支援汽車製造商特定的高性能計算和嚴格的安全要求，其利益相關者包括 Arm、日月光、寶馬集團、博世、Cadence、西門子、Synopsys 等 。   

  
  

• 日本汽車先進 SoC 研究聯盟 (ASRA)：由包括瑞薩在內的 12 家公司組成，致力於開發小晶片技術，目標是從 2030 年開始在車輛中安裝基於小晶片的 SoC 。   

  
  

  汽車原始設備製造商 (OEM) 正在與供應商建立合作關係，以建立小晶片供應鏈 。合作努力對於在安全關鍵且生命週期長的汽車產業中標準化和降低小晶片採用的風險至關重要。   

  
  

汽車領域的小晶片不僅僅是為了降低現有功能的成本，更是為未來自動駕駛 (AD) 和複雜 IVI 系統（包括車載 AI，如 LLM）所需的大規模計算能力增長提供關鍵支持。目前的車輛系統通常缺乏足夠的計算能力來支援先進功能 。LLM 和先進 AD 需要大量的處理能力 。小晶片允許整合為這些任務量身定制的多樣化計算元件（CPU、GPU、專用 AI 加速器）。向集中式計算架構的轉變  需要功能強大、可擴展的 SoC，而小晶片比巨大的單晶片能更靈活、更經濟地提供這些 SoC。   

汽車產業嚴格的安全性、可靠性和長期支援要求，將催生一個獨特的汽車小晶片生態系統，該生態系統具有強大的認證流程、可追溯性，以及可能超越 UCIe 等通用標準的汽車特定標準。汽車產業有嚴格的安全要求 。車輛的生命週期很長（10-15 年以上），需要長期的組件可用性和支援。像 imec 的 ACP  和 ASRA  這樣的倡議突顯了以汽車為中心的合作努力的必要性。雖然 UCIe 1.1 包含了針對汽車的增強功能 ，但在汽車環境中，可能還需要針對小晶片的功能安全 (ISO 26262)、安全性和可靠性測試制定額外的領域特定標準。這可能導致一個專門的「汽車級」小晶片和整合流程層級。   

顯著的成本節約潛力（例如，伺服器 CPU 可節省超過 40%，可能適用於汽車 ）與通過 IP 重用實現的更快上市時間相結合 ，使得小晶片對 OEM 和一級供應商極具吸引力，因為他們正努力應對不斷升級的半導體開發成本以及在競爭激烈的市場中快速部署功能的需求。汽車半導體開發成本高昂。小晶片通過提高良率和混合節點策略來節省成本 。重用預先測試的小晶片可減少驗證工作並縮短上市時間 。這使得 OEM 能夠更快地引入新功能（ADAS、IVI），並可能以更低的成本點實現，這是一個強大的競爭驅動力。向軟體定義汽車 (SDV) 的轉變  進一步強調了對靈活和可升級硬體平台的需求，而小晶片可以支援這一點。   

行動裝置與消費性電子產品

智慧型手機和可攜式裝置中的小晶片

小晶片技術也開始滲透到行動裝置和消費性電子產品領域，主要目標是改善電源管理和計算效率。它們被用於提升電池續航力，同時保持必要的計算性能 。小晶片有助於實現先進功能和提高效率 。蘋果公司的 M 系列晶片被認為是消費性電子產品中小晶片策略的典型範例 ，儘管這些高度整合的 SoC 更像是通過先進封裝技術（與小晶片整合原理相似，例如有效整合 CPU、GPU、記憶體控制器）實現的。此處「小晶片」一詞可能更多地指模組化設計理念和先進封裝，而非在所有情況下都是指離散的、獨立採購的小晶片。聯發科也被提及為該領域的關鍵參與者 。雖然像伺服器中那樣成熟的、混合搭配的小晶片架構在對成本和空間極其敏感的行動市場中不太常見，但分解和先進封裝的原則正在影響行動 SoC 設計，以實現更好的 PPA。   

平衡性能與能源效率

對於電池供電的裝置而言，平衡性能與能源效率至關重要 。小晶片允許針對每個功能進行功耗優化 。然而，由於功耗效率和緊湊設計的考慮，SoC 可能仍然是許多行動和嵌入式應用的首選，而小晶片則在 HPC/AI 領域佔據主導地位 。行動裝置的權衡有所不同；極致的整合度和能源效率至關重要，這有時有利於高度優化的單晶片 SoC 或採用類似小晶片的內部分區和封裝的 SiP。   

在行動裝置領域（例如蘋果 M 系列）應用「小晶片」術語時，通常指的是一種高度複雜的系統級封裝 (SiP) 方法，其中不同的功能模塊 (IP) 通過先進封裝緊密整合，而不是真正的多供應商、混合搭配的小晶片模型。這反映了一種更類似「單晶片」的設計控制，針對 PPA 進行了優化。蘋果公司設計自己的 M 系列 SoC ，他們控制所有 IP 模塊。雖然這些是模組化的並使用先進封裝，但它們通常不像 HPC 系統那樣從不同供應商處組裝現成的小晶片。其優勢相似（優化功能、更好整合），但設計和供應鏈理念不同於小晶片的開放生態系統願景。相關文獻表明，由於功耗/緊湊性的原因，SoC 仍將是行動裝置的首選 ，這意味著行動裝置中「小晶片」的採用可能更多的是關於單一供應商 SiP 內的內部分解。   

隨著像 UCIe 這樣的標準化接口變得更節能和緊湊，以及行動裝置對專用功能（例如，專用 AI/ML 核心、先進感測器）的需求不斷增長，我們可能會看到真正的第三方小晶片逐漸被應用於行動 SoC，特別是對於那些難以或不經濟地進行單晶片整合的功能。行動裝置日益整合複雜的 AI/ML 功能、先進的相機處理和新型感測器。將所有這些功能整合到單一先進節點的單晶片上可能成本高昂且複雜。如果低功耗、小尺寸的小晶片互連變得廣泛可用，行動 SoC 設計師可以將專業的第三方小晶片（例如，獨特的感測器接口、來自專業供應商的高效 AI 加速器）與其核心 IP 整合在一起。這將在行動裝置所需的緊密整合與小晶片的靈活性/專業化優勢之間取得平衡。相關文獻提及邊緣計算和行動計算是新興的應用領域 。   

即使最初是以複雜 SiP 的形式出現，小晶片類架構在大批量消費性電子產品中的成功，也可以推動先進封裝技術的成本下降，使其更容易被其他市場領域所接受。行動和消費性電子產品的產量非常大。在這些市場中採用先進封裝技術（即使是為了內部分解）也需要對這些封裝流程進行成本優化和規模化生產。這種由量驅動的成本降低和封裝技術的成熟（例如 FOWLP、3D 堆疊變體）隨後可以惠及其他希望採用小晶片的、產量較低的應用。從本質上講，消費市場可以充當更廣泛小晶片生態系統的技術和成本驅動因素。

克服障礙：小晶片時代的主要挑戰

UCIe 之外的互連與標準化

確保多元生態系統的互操作性

缺乏通用標準使得跨供應商的小晶片整合變得複雜 。目前的商業實現通常使用專有接口 。產業需要避免方法上的碎片化，以實現穩健的小晶片經濟 。雖然 UCIe 是一個重要的進展，但一些大型公司為了獲得最佳的關鍵性能指標 (KPM)，仍希望採用超出標準規範的客製化解決方案，這可能會限制更廣泛的互操作性 。標準化是繁榮開放生態系統的基石。沒有它，我們就有可能製造新的孤島。   

接口標準與協議方面尚存的挑戰

即使有了 UCIe，許多系統級和實際實施細節仍需要標準化或達成共識，才能實現無縫整合。這包括需要強大的合規性和互操作性測試框架、合規性實驗室和插拔測試活動 。諸如電源管理、散熱管理和系統控制等系統級整合方面，需要為基於 UCIe 的解決方案制定明確的指南 。小晶片之間的延遲和同步仍然是關鍵問題 。Arm 的小晶片系統架構 (CSA) 是在 UCIe 之外針對更高級別系統方面（拓撲、記憶體流量、中斷）的一項努力 。   

推動通用標準化（如 UCIe）以培育開放生態系統，與領先企業（尤其是超大規模資料中心業者）通過客製化、專有互連解決方案（超越標準）以實現最高性能的願望之間，存在著內在的張力。這可能導致市場分化。像 UCIe 這樣的通用標準目的在實現廣泛的互操作性，從而促成一個混合搭配的生態系統 。這通常需要在能力和供應商方面做出妥協，以適應廣泛的需求。超大規模資料中心業者和 HPC 領導者則要求絕對最佳的性能、最低的延遲和最高的頻寬，常常將技術推向極限 。這些參與者可能會發現標準規範過於嚴格，或者未能針對其特定的大規模需求進行足夠的優化，從而導致他們開發客製化互連 。這可能導致一個面向更廣泛應用的「標準」小晶片市場，以及一個由專有解決方案主導的「客製化/高性能」細分市場，從而可能限制最先進系統完全實現開放小晶片經濟。   

標準化工作需要從電氣接口（PHY 層）擴展到涵蓋更高級別的協議、系統管理、安全性和調試 (DFx)，以確保真正的即插即用互操作性並降低系統整合的複雜性。UCIe 2.0 已經開始解決可管理性和 DFx 問題 。Arm 的 CSA 規範重點在涵蓋拓撲、記憶體流量、中斷等 。相關文獻明確提到需要增強可管理性、調試、安全性、啟動、系統控制和動態發現 。如果沒有這些更高級別的協議，即使小晶片可以物理連接並交換基本數據，將它們整合到一個功能齊全、可管理且安全的系統中仍將是一個重大的工程挑戰，從而阻礙廣泛採用。   

軟體生態系統（例如操作系統、API）的成功在很大程度上依賴於標準化。類似的多層次標準化對於硬體小晶片生態系統的成熟和實現廣泛採用至關重要，從而實現類似於軟體模組化的「硬體可組合性」。軟體模組化（庫、API、微服務）允許從可重用組件構建複雜的應用程式。這是通過標準化的接口和協議實現的。小晶片的願景是從可重用硬體模塊實現類似的「可組合 SoC」。正如軟體需要的不仅仅是物理網路鏈路（它需要 TCP/IP、HTTP 等），小晶片需要的也不僅僅是物理的裸晶對裸晶鏈路。它們需要標準化的方式來相互發現、配置資源、管理電源、處理錯誤並確保安全。因此，小晶片標準化的發展軌跡可能會反映軟體生態系統發展的某些方面，從基本連接轉向更豐富、更抽象的交互模型。   

已知良好裸晶 (KGD) 測試與良率管理

組裝前測試單個小晶片的複雜性

在多小晶片模組組裝之前，確保每個小晶片都功能完好 (KGD) 至關重要，以避免代價高昂的故障 。封裝可能佔總系統成本的很大一部分 。挑戰包括探測細間距微凸點的有限可及性、驗證高速裸晶對裸晶接口以及在測試期間管理散熱性能 。傳統的晶圓級測試需要針對小晶片進行調整 。隨著異質整合和先進封裝的發展，測試複雜性也隨之增加 。KGD 是小晶片價值主張的基石。如果無法保證良好的小晶片，那麼通過使用較小裸晶來提高良率和降低成本的整個模型就會崩潰。   

成本控制與系統良率最大化策略

早期缺陷檢測可以防止有缺陷的晶片被封裝，從而降低製造成本 。小晶片架構通過允許更換有缺陷的組件而無需丟棄整個系統，從而降低了風險 。與單晶片故障相比，這是一個關鍵的成本節約點 。雖然單個小晶片的良率可能更高，但整體系統良率可能會受到封裝和互連挑戰的影響 。強大的可測試性設計 (DFT) 基礎設施、晶圓級測試、封裝內裸晶測試和接口測試至關重要 。有效的良率管理涉及從單個小晶片測試到穩健的組裝和最終測試流程的多方面策略。   

KGD 挑戰為自動測試設備 (ATE) 供應商、探針卡製造商和測試服務提供商創造了重要的商業機會，他們可以為高速、細間距、帶溫晶圓/裸晶測試開發創新的解決方案。KGD 至關重要 。現有的測試方法受到小晶片特性（如細間距凸點和高速接口）的挑戰 。這一差距催生了對新型測試硬體（例如 FormFactor 的 HFTAP Matrix 探針卡 - ）、軟體和方法的需求。專門從事這些領域的公司（例如 Teradyne - , Chroma ATE - , Advantest - ）是小晶片生態系統的關鍵促成者，並將從其增長中受益。   

小晶片策略的成本效益與 KGD 測試的有效性成正比。在組裝前識別有缺陷小晶片的任何缺陷都可能導致封裝級的複合良率損失，從而可能抵消使用較小裸晶的初始優勢。小晶片的核心優勢之一是較小裸晶帶來的更高良率 。然而，如果將一個壞的小晶片整合到一個複雜、昂貴的、包含其他良好小晶片的封裝中，整個封裝可能都會報廢 。相關文獻明確指出，儘管單個小晶片的良率較高，但由於封裝和互連的挑戰，整體系統良率可能會較低 。因此，小晶片的經濟成功取決於最大限度地減少這種封裝級良率損失，這使得強大的 KGD 測試成為絕對必要，而不僅僅是一個理想的功能。   

「測試成本」的概念  在小晶片領域變得更加微妙。雖然測試單個較小的裸晶看起來更簡單，但測試高速裸晶對裸晶接口、在多個階段（晶圓、中介層、封裝 - ）進行測試以及在測試期間管理散熱問題  的需求，可能會給整體測試策略增加新的成本和複雜性層次。單晶片 SoC 具有複雜但相對成熟的單階段（或少階段）測試流程。小晶片引入了多個測試插入點：單個裸晶測試、潛在的中介層測試、裸晶堆疊測試和最終封裝測試 。每個階段都會增加成本。測試高速接口需要專用設備 。高功率小晶片在 KGD 測試期間的熱管理也是一個挑戰和成本因素 。因此，雖然小晶片可能會因較小的裸晶故障而降低廢品成本，但由於這些新要求，整體「測試成本」可能會增加或轉移。這需要仔細的經濟建模。   

密集封裝系統中的熱管理

解決 2.5D 和 3D 堆疊小晶片的散熱問題

散熱是小晶片設計中的一個關鍵問題，尤其是在集成密度增加和局部區域功率密度高的情況下 。堆疊的薄型裸晶增加了熱阻，使得散熱更加困難 。3D 接口層導致更高的熱阻 。功率分佈不均勻會導致熱梯度和熱點，影響性能和可靠性 。將更多功能封裝到更小的體積中，本質上會集中熱量。3D 堆疊雖然提供了性能優勢，但也加劇了這個問題。   

創新冷卻解決方案

應對這些散熱挑戰需要先進的冷卻解決方案和熱界面材料 (TIM) 。例如微流控冷卻通道、高導熱率材料  和液體冷卻 。散熱分析和管理必須貫穿整個設計過程，而不是事後考慮 。需要進行早期多物理場分析 。傳統的空氣冷卻可能不足以應對高功率小晶片組件，這推動了封裝材料和系統級冷卻技術的創新。   

有效的熱管理正成為高性能小晶片系統的主要設計約束，如果不及早解決，可能會限制可實現的集成密度和性能。這提升了從最早階段就讓電氣、熱學和機械工程師參與協同設計的重要性。HPC 的功率密度超過了冷卻能力 。高溫會導致性能下降、可靠性降低和壽命縮短 。3D 堆疊雖然有利於縮短互連長度，但也增加了熱阻 。這意味著簡單地堆疊更多小晶片並非總是可行；必須遵守熱限制。「儘早且頻繁地分析」 以及對多物理場分析的需求  強調，熱設計不能再是後期檢查，而必須影響架構決策（例如，小晶片佈局、功率分配）。   

小晶片（尤其是 3D 堆疊小晶片）的散熱挑戰正在推動封裝材料（例如，高導熱率 TIM、介電材料 - ）和先進冷卻技術（例如，微流控、液體冷卻 - ）的創新。這為材料供應商和散熱解決方案提供商創造了新的市場機會。高熱阻和熱點是主要問題 。現有的材料和冷卻方法可能不足。這就需要研發新的 TIM、具有更好導熱性的基板材料以及更高效的冷卻系統，如集成微流控或直接液體冷卻。專門從事這些領域的公司將在小晶片生態系統中發揮關鍵的促成作用，特別是對於 HPC 和 AI 應用。   

在互連能源效率和熱負載之間存在潛在的權衡。雖然 3D 堆疊中較短的互連降低了通信功耗，但堆疊多個有源裸晶導致的整體功率密度增加可能會導致嚴重的散熱問題。優化一個方面（功耗）可能會對另一個方面（散熱）產生負面影響，需要精確的平衡。3D 堆疊縮短了互連長度，提高了通信的能源效率 。然而，堆疊有源裸晶會增加功率密度和熱阻，導致溫度升高 。計算小晶片本身產生的熱量可能成為主要的散熱問題，如果管理不當，其影響可能超過較短互連帶來的功耗節省。這意味著設計師必須考慮總的散熱預算和冷卻能力，而不僅僅是特定互連技術節省的功耗。3D 分區的選擇（記憶體疊加邏輯與邏輯疊加邏輯）也具有散熱影響 。   

安全漏洞與攻擊面

分解式架構中的新安全風險

小晶片架構由於其分解特性和對第三方供應商依賴性的增加，引入了獨特的安全挑戰和漏洞。小晶片倍增了可能的攻擊向量；更多的組件意味著更多的潛在漏洞 。單個小晶片本身並不比其他裸晶更容易受到攻擊，但當多個小晶片（可能來自不同供應商）封裝在一起時，問題就會出現 。攻擊向量包括竊取設計數據庫、插入惡意電路、旁路攻擊（功率分析、電磁洩漏）以及危害小晶片間通信 。供應鏈薄弱環節：從多個供應商處採購小晶片，如果來源和製造過程不安全，則會增加風險 。一個受損的小晶片可能會影響許多終端產品 。分解雖然帶來了益處，但也固有地增加了可能被利用的接口和信任邊界的數量。   

緩解策略與信任根的重要性

應對這些安全風險需要多層次的策略。在每個小晶片級別實施安全措施（例如，信任根 RoT、安全啟動），並確保它們之間的安全通信 。需要在整個小晶片組件級別進行更高級別的安全協調 。採用零信任環境和小晶片身份驗證的證明令牌 。在整個供應鏈中建立可驗證的可追溯性和來源證明 。對小晶片間通信進行加密（儘管這會增加延遲/面積/功耗）。此外，還需要標準化安全功能和管理協議 。安全性必須從一開始就設計進去，涵蓋單個小晶片、它們的交互以及整個供應鏈。   

小晶片的安全挑戰要求從基於邊界的安全模型（保護單個晶片）轉向分佈式的零信任安全架構，其中每個小晶片和接口都是潛在的防禦和驗證點。單晶片 SoC 通常可以依靠保護單個裸晶的邊界。對於多個小晶片，可能來自不同的供應商，現在「邊界」是分散的並且是內部的（小晶片間通信）。零信任方法 ，即沒有小晶片是固有可信的，並且需要持續的驗證/證明，變得更加合適。這意味著安全性不再僅僅是保護晶片免受外部攻擊，還要確保內部組件和通信的完整性和真實性。   

在多供應商小晶片供應鏈中建立信任和管理安全是一個重大的非技術性（即後勤、合同和政策相關）挑戰，需要全產業的合作以及可能新的認證或保證機制。從多個供應商處採購小晶片增加了供應鏈的複雜性和風險 。確保「了解你的來源」 和可追溯性至關重要。這超出了技術性 RoT 的實施範圍；它涉及驗證鏈中每個供應商的安全實踐，確保安全的處理和運輸，並可能為小晶片提供商建立產業範圍的安全認證。美國國防部對從已部署系統中取出電路板並了解其來源的擔憂  突顯了這一點的戰略重要性。   

與強大安全措施相關的額外延遲、面積和功耗（例如，高速互連的完全加密 - ）可能與小晶片設計的 PPA 目標相衝突。這給設計師帶來了艱難的權衡，尤其是在成本敏感或功耗受限的應用中。加密高速裸晶對裸晶鏈路會增加延遲、面積和功耗 。小晶片通常被採用以改善 PPA。因此，設計師必須權衡安全優勢與潛在的 PPA 代價。這可能導致分層的安全方法，其中最嚴格（且成本最高）的措施僅應用於最敏感的數據或關鍵小晶片，而系統的其他部分可能依賴完整性檢查和身份驗證而不是完全加密。相關文獻中關於機密性是可選的但完整性是必不可少的討論反映了這一點 。   

供應鏈與製造複雜性

管理多供應商供應鏈

小晶片方法可能涉及多個小晶片來源，這增加了複雜性，但也可能通過多源採購增強彈性 。多樣化降低了對單一供應商或地理區域的依賴，從而減輕了地緣政治風險 。這需要 IC 設計師、封裝設計師、電路板設計師、晶圓代工廠和 OSAT 之間的協調 。小晶片模型固有地不僅分解了晶片，還可能分解了其供應鏈。   

對製造物流與成本的影響

先進的封裝和互連增加了複雜性，並可能抵消一些因較小裸晶而帶來的單位成本節約 。材料短缺（例如稀土金屬）和先進製造工藝的複雜性（例如 EUV）可能會影響小晶片的生產 。需要增加小晶片生產和先進封裝的產能 。雖然小晶片在某些方面（良率、混合節點）提供了成本優勢，但組裝和整合步驟引入了新的成本因素。   

向小晶片的轉變需要一個更具協作性和深度整合的供應鏈模型，擺脫傳統上無廠半導體公司、晶圓代工廠和 OSAT 之間線性交接的方式。這些參與者之間的協同設計和協同優化變得至關重要。小晶片設計需要整體考慮晶片、封裝和電路板 。這意味著無廠半導體公司的設計決策會影響 OSAT 或晶圓代工廠的封裝選擇，反之亦然。相關文獻強調了 IC 設計師、封裝設計師、甚至電路板設計師之間數據聚合的必要性 ，以及不同工程團隊之間協作的需求 。這種緊密的耦合要求更早、更頻繁的溝通和數據交換，以確保整個系統按預期工作。   

地緣政治因素日益影響全球半導體供應鏈，小晶片的多樣化採購潛力提供了一種戰略對沖。對單一地理區域或供應商的依賴被認為是一種風險 。小晶片允許公司從不同地區的不同供應商處採購不同的功能模塊 。這不僅可以降低供應中斷的風險，還可以讓公司利用特定地區的專業知識或成本優勢。因此，小晶片不僅僅是一種技術策略，也是一種供應鏈彈性策略。   

小晶片不僅降低了現有參與者的成本，還通過降低進入壁壘和實現更專業化的產品，為新的商業模式和市場參與者打開了大門。傳統的單晶片 SoC 開發需要巨大的前期投資。小晶片可以通過 IP 重用和針對特定功能使用最適當（且可能更便宜）的製程節點來降低這些成本 。這使得較小的公司或專注於利基市場的公司有可能開發客製化解決方案。一個「小晶片市場」的出現，公司可以在其中購買和銷售標準化的功能模塊 ，將進一步推動這種趨勢，從而可能導致一個更具活力和多樣化的半導體生態系統。   

不斷發展的小晶片生態系統

主要參與者及其角色

小晶片生態系統是一個複雜且相互關聯的網絡，涉及眾多不同類型的參與者，每個參與者都在推動這項技術的發展和普及方面發揮著至關重要的作用。

• 設計公司 (Fabless)：這些公司專注於小晶片的架構設計和功能定義，例如 AMD、NVIDIA、Qualcomm 等，以及眾多專注於特定應用的初創公司 。它們利用小晶片方法來創建高性能、客製化的 SoC。   

  
  

• 電子設計自動化 (EDA) 工具供應商：Synopsys、Cadence Design Systems 和 Siemens EDA 是提供設計、驗證和分析小晶片系統所需軟體工具的主要參與者 。其他專業供應商如 MZ Technologies、Altium、Arteris 等也提供特定解決方案 。   

  
  

• 智慧財產權 (IP) 供應商：這些公司提供預先設計和驗證的 IP 模塊，這些模塊可以作為小晶片實現或整合到小晶片中。例子包括 ARM（提供處理器核心 IP）、以及 Sofics、Numen、Imagination Technologies 等眾多專注於特定 IP 的公司 。   

  
  

• 晶圓代工廠 (Foundries)：如台積電 (TSMC)、三星 (Samsung) 和英特爾 (Intel Foundry Services, IFS) 等，它們不僅製造小晶片，還提供先進的封裝技術（如 CoWoS, Foveros, EMIB）來整合這些小晶片 。   

  
  

• 委外封裝測試廠 (OSATs)：如日月光 (ASE)、安靠 (Amkor)、長電科技 (JCET) 等，它們提供專業的封裝和測試服務，對於小晶片的最終組裝和驗證至關重要 。許多 OSAT 廠商正在大力投資先進封裝能力。   

  
  

• 標準聯盟與研究機構：如 UCIe 聯盟、OCP/ODSA、以及像 imec 和 DARPA 這樣的研發機構，它們在制定標準、推動互操作性和探索新技術方面發揮著關鍵作用 。   

  
  

這些參與者之間的相互依賴性創造了一個複雜的價值網絡。例如，設計公司依賴 EDA 工具來實現其小晶片設計，依賴 IP 供應商提供核心功能，依賴晶圓代工廠製造裸晶，並依賴 OSAT 或晶圓代工廠的封裝服務來整合最終產品。任何一個環節的瓶頸或創新都會對整個生態系統產生連鎖反應。

隨著小晶片概念的成熟，專注於特定功能或利基市場的 IP 和小晶片供應商正在崛起。這與單晶片時代由大型 IDM 或少數幾家大型無廠半導體公司主導的局面有所不同。現在，一家公司可能專門提供高性能的 AI 加速器小晶片，另一家提供超低功耗的 I/O 小晶片，還有一家提供獨特的感測器小晶片。這種專業化可以加速創新，但也需要強大的標準和集成能力來確保這些不同來源的部件能夠協同工作。

OSAT 和晶圓代工廠的角色正在從單純的製造服務提供商轉變為關鍵的創新合作夥伴。先進封裝本身已成為一種差異化技術，直接影響最終產品的性能、功耗和外形尺寸。因此，設計公司越來越需要在設計初期就與封裝提供商密切合作，進行晶片-封裝協同設計。這提升了 OSAT 和擁有先進封裝能力的晶圓代工廠在生態系統中的戰略重要性。

小晶片市場的願景

「小晶片市場」是一個新興的概念，其願景是創建一個開放的平台，設計師可以在其中像選購標準組件一樣，從不同的供應商處選擇和購買預先驗證的、可互操作的小晶片，然後將它們組合成客製化的 SoC 。這種模式有望進一步降低設計成本和縮短上市時間，並促進更廣泛的創新。   

然而，實現這一願景面臨諸多挑戰。首先，需要廣泛採用和嚴格遵守像 UCIe 這樣的互連標準，以確保不同供應商小晶片之間的「即插即用」兼容性 。其次，需要建立對 KGD 質量和供應商可靠性的信任機制。此外，還需要解決圍繞 IP 保護、責任歸屬以及複雜多供應商系統的測試和驗證等問題。熱管理、設計工具的成熟度以及標準化管理協議也是需要克服的障礙 。   

人工智慧本身也可能在小晶片市場的導航和優化中發揮作用。隨著市場上可用小晶片種類和數量的增加，AI 驅動的工具可以幫助設計師根據特定的性能、功耗和成本目標，從龐大的選項中識別和選擇最佳的小晶片組合。AI 還可以協助優化小晶片在封裝內的佈局和互連，以最大限度地提高整體系統效率。

一個功能齊全的小晶片市場將成為創新的催化劑，特別是對於中小型企業和針對特定利基應用的設計。它將允許公司專注於其核心競爭力，開發差異化的小晶片，同時利用來自市場的其他標準化部件來構建完整的系統。這將大大降低創建客製化矽晶的門檻。

然而，標準化和信任是小晶片市場成功的先決條件。沒有強有力的、被廣泛接受的標準（不僅僅是物理互連，還包括測試、安全、數據格式等方面），互操作性將難以實現。同樣，如果系統整合商不能信任所採購小晶片的質量、安全性和規格符合性，他們將不願承擔使用多個未知來源組件的風險。建立認證計劃、透明的數據共享和強大的驗證流程對於建立這種信任至關重要。

未來展望與預測 (2025-2035)

市場預測與增長軌跡

小晶片市場正處於高速增長階段，並有望在未來十年內徹底改變半導體產業的格局。根據 SNS Insider 的數據，全球小晶片市場規模在 2023 年約為 67 億美元，預計到 2032 年將達到 17206.2 億美元，複合年增長率 (CAGR) 高達 73.01% 。Fortune Business Insights 的預測則相對保守，認為 2023 年市場規模為 370.6 億美元，預計到 2032 年將增長至 2338.1 億美元，CAGR 為 22.9% 。IDTechEx 預測，到 2035 年，採用小晶片設計的設備價值將達到 4110 億美元，CAGR 為 14.7%（2025-2035 年）。儘管具體數字因分析機構而異，但總體趨勢非常明確：小晶片市場將迎來爆炸式增長。   

推動這一增長的關鍵因素包括對高性能計算的持續需求（尤其是在 AI、資料中心領域）、汽車電子的智能化和網聯化、以及消費性電子產品對更高集成度和效率的追求 。成本效益、更快的上市時間以及通過異質整合實現的設計靈活性也是重要的驅動力 。從細分市場來看，汽車領域目前佔據較大份額，而企業電子（資料中心、雲計算）預計將實現最高的複合年增長率 。處理器類型方面，CPU 小晶片目前佔主導地位，但 GPU 小晶片由於在 AI 和 HPC 中的廣泛應用，預計將以更快的速度增長 。   

新興趨勢

未來幾年，小晶片技術和異質整合將呈現以下幾個重要趨勢：

• AI 在小晶片設計中的應用：機器學習和 AI 驅動的自動化正在革新半導體設計，優化小晶片的佈局以提高功耗和性能效率 。AI 工具將協助處理日益增加的設計複雜性。   

  
  

• 3D 異質計算：下一代晶片將採用緊密集成的計算和記憶體堆疊，以實現高速處理 。3D 堆疊技術將進一步縮小尺寸、提高頻寬並降低功耗。   

  
  

• 光子互連：隨著電氣互連在頻寬和功耗方面接近極限，矽光子互連為小晶片之間（尤其是在 HPC 環境中）提供了超高速數據傳輸的潛力 。Ayar Labs 等公司正在開發符合 UCIe 標準的光學 I/O 小晶片 。   

  
  

• 新興計算範式：量子計算和神經形態計算等新興計算模型正在利用小晶片來實現專用化的高性能計算 。   

  
  

• 小晶片生態系統的持續增長與標準化：產業巨頭之間的合作正在推動像 UCIe 這樣的開放標準，以實現通用的小晶片互操作性 。一個更加成熟和開放的小晶片市場有望形成。   

  
  

• 更強的可管理性、調試和安全性：隨著系統變得越來越複雜，對標準化管理協議、錯誤處理、安全功能以及整個小晶片生命週期的可測試性和可調試性的需求將日益增加 。   

  
  

對半導體產業的長期影響

小晶片和異質整合不僅僅是一種臨時的解決方案，它們代表了半導體產業設計和製造理念的根本性轉變，預計將成為未來幾十年產業發展的長期支柱。隨著摩爾定律的傳統微縮路徑變得越來越困難和昂貴，小晶片提供了一種可持續的方式來繼續提高系統級性能、功能和效率。這種模組化方法使得公司能夠更靈活地應對市場需求，更快地推出創新產品，並更有效地管理開發成本和風險。

人工智慧的發展與小晶片技術的進步將會是相輔相成的。AI 工作負載對計算能力和記憶體頻寬的極端需求，正在推動小晶片架構的創新，例如專用 AI 加速器小晶片和 3D 整合記憶體。反過來，小晶片提供的設計靈活性和可擴展性，使得能夠創建更強大、更高效的 AI 硬體，從而進一步推動 AI 技術的發展和應用。這種協同進化將在未來幾年塑造高性能計算的格局。

此外，隨著對環境影響和能源消耗的日益關注，可持續性將成為小晶片設計和製造中一個越來越重要的考慮因素。小晶片通過允許針對特定功能優化製程節點（例如，對功耗不敏感的 I/O 使用較舊、能耗較低的節點）以及通過更緊密的整合減少數據移動來提高整體能源效率的潛力，使其成為實現更環保計算解決方案的一個有吸引力的途徑。未來，我們可能會看到更多關注小晶片生命週期影響的設計方法，包括材料選擇、可製造性和可回收性。

結論

小晶片的崛起，以異質整合為核心驅動力，標誌著半導體產業一個決定性的轉折點。面對單晶片 SoC 在物理和經濟上的雙重瓶頸，以及摩爾定律傳統微縮路徑的放緩，小晶片提供了一條充滿希望的前進道路。通過將複雜系統分解為更小、功能專一的模組化構建模塊，並利用先進的封裝和互連技術將它們重新組合，小晶片正在從根本上革新系統設計的理念與實踐。

這種範式轉移帶來了多方面的顯著優勢。首先，它通過提高良率、允許混合使用不同製程節點以及促進 IP 重用，顯著提升了成本效益。其次，它使得能夠針對特定應用和工作負載進行深度優化和客製化，從而實現前所未有的性能水平，尤其是在高性能計算、人工智慧等計算密集型領域。再者，模組化設計加快了產品的上市時間，賦予了系統更大的可擴展性和面向未來的靈活性。

然而，小晶片時代的全面來臨並非沒有挑戰。標準化，特別是超越物理互連層面的系統級標準，對於確保多供應商生態系統的互操作性至關重要。已知良好裸晶 (KGD) 的測試和驗證，以及在日益密集的 3D 堆疊結構中的熱管理，仍然是需要持續攻克的技術難題。此外，分解式架構引入了新的安全漏洞，而複雜的供應鏈管理也對產業協作提出了更高要求。EDA 工具必須不斷進化，以應對多物理場、多領域的設計複雜性。

展望未來，小晶片技術的發展將與人工智慧、3D 異質計算、光子互連等前沿趨勢深度融合。一個充滿活力的小晶片生態系統正在形成，涵蓋設計、IP、EDA、製造、封裝和測試等各個環節的參與者。隨著標準的成熟和技術挑戰的逐步克服，小晶片有望成為下一代處理器的基本構建模塊，為從資料中心到邊緣設備，從汽車電子到行動裝置的廣泛應用注入新的活力。

總而言之，小晶片和異質整合不僅僅是對現有技術的增量改進，更是一場深刻的架構革命。它們為半導體產業在「後摩爾時代」繼續推動創新、提升性能和控制成本提供了關鍵的使能技術，預示著一個更加模組化、可組合和高度專業化的計算未來。這場變革的影響將是深遠的，它不僅重塑晶片的設計與製造方式，也將重新定義未來電子系統的可能性邊界。

參考來源

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2. Arrow Lake (microprocessor). (n.d.). In Wikipedia. Retrieved July 1, 2025, from https://en.wikipedia.org/wiki/Arrow_Lake_(microprocessor

3. Die-Shots of Intel Core Ultra 'Arrow Lake-S' Surface Thanks to ASUS. (n.d.). TechPowerUp. Retrieved July 1, 2025, from https://www.techpowerup.com/327961/die-shots-of-intel-core-ultra-arrow-lake-s-surface-thanks-to-asus

4. Intel's IPO Program Supercharges Underperforming "Arrow Lake" Chips, but Only in China for Now. (n.d.). TechPowerUp. Retrieved July 1, 2025, from https://www.techpowerup.com/335353/intels-ipo-program-supercharges-underperforming-arrow-lake-chips-but-only-in-china-for-now

5. Intel Core Ultra 200H "Arrow Lake-H" laptops allegedly launch in China and South Korea first. (n.d.). VideoCardz.com. Retrieved July 1, 2025, from https://videocardz.com/pixel/intel-core-ultra-200h-arrow-lake-h-laptops-allegedly-launch-in-china-and-south-korea-first

6. Analysis of Intel's Arrow Lake Chiplet Architecture and Performance. (n.d.). YouTube. Retrieved July 1, 2025, from https://www.youtube.com/watch?v=jNs6Ir1ZQXw