混合鍵合：開啟 3D IC 時代，重塑晶片垂直整合的未來

破局點：混合鍵合，超越摩爾定律的垂直革命

隨著傳統二維（2D）電晶體微縮的物理極限與經濟效益日益遞減，半導體產業正迎來一場深刻的典範轉移，為了滿足人工智慧（AI）、高效能運算（HPC）以及次世代通訊等領域對算力永無止境的需求，業界的目光已從水平的微縮競賽，轉向垂直整合的第三維度空間，在此背景下，混合鍵合（Hybrid Bonding）技術應運而生，它不僅僅是如 CoWoS 這類 2.5D 封裝技術的漸進式改良，而是催生真正三維積體電路（3D IC）的根本性技術催化劑，這項技術代表著從「晶片互連」到「系統整合」的思維躍遷，其目標在於打造性能媲美單一晶片的垂直系統，為延續摩爾定律的經濟與效能效益開闢了一條全新的康莊大道 。   

混合鍵合技術所帶來的關鍵轉變，在於它重新定義了晶片之間的關係，以台積電 CoWoS 為代表的 2.5D 封裝技術，是將多個小晶片（Chiplets）並列於一片矽中介層（Silicon Interposer）之上，透過微凸塊（Micro-bumps）和矽穿孔（TSV）進行水平通訊，此架構雖然成功地將邏輯晶片與高頻寬記憶體（HBM）等元件緊密配置，大幅縮短了傳輸距離並提升頻寬，但本質上仍是將各個獨立的晶片透過一個「橋樑」互相連接；然而，混合鍵合技術徹底顛覆了此一模式，它移除了焊錫凸塊與底部填充劑等中介材料，透過直接的銅對銅（Copper-to-Copper）鍵合，讓堆疊的晶片在電氣與結構上形成一個幾乎無縫的垂直整體；台積電對其 SoIC 技術的描述——將多個小晶片整合成一個「類系統單晶片（SoC-like）的晶片」——精準地捕捉了這一變革的核心，這代表晶片設計師如今可以將垂直空間視為如同 2D 晶片上的水平佈局一樣，是一種可用於佈線與元件配置的設計資源，這不僅是封裝技術的演進，更是晶片架構設計思維的根本性革命。   

混合鍵合技術深度解析：從原理到量產的挑戰

核心原理：無凸塊的直接銅互連

混合鍵合的核心機制，是在奈米尺度上實現兩種材料的同步永久性鍵合。首先，兩片待接合的晶片或晶圓表面，其絕緣介電層（通常是二氧化矽 SiO2​ 或氮化矽 SiN）會直接鍵合，提供強大的機械支撐力與電氣絕緣，與此同時，預先嵌入在介電層中的銅（Cu）焊墊也會對準並融合，形成直接的金屬導電通路 。   

此一「無凸塊（Bumpless）」的設計，與傳統的微凸塊接合有著天壤之別。微凸塊技術依賴焊錫球在加熱後熔融再凝固，以形成電氣連接，並需在晶片間隙中填充環氧樹脂（Underfill）來強化結構穩定性。然而，焊錫的電阻率遠高於銅，且底部填充劑的導熱性極差，這些都成為了限制效能提升的瓶頸，混合鍵合透過移除這些中介材料，實現了純粹的銅金屬互連，從根本上優化了電氣與散熱性能。   

製程的關鍵步驟與挑戰

混合鍵合的製程極其精密，對製造環境與技術的要求極高，其主要步驟包括：

1. 表面處理：這是整個製程中最關鍵的一步。晶圓表面必須透過化學機械研磨（Chemical-Mechanical Planarization, CMP）達到原子級的平坦度與光滑度，任何微小的起伏或瑕疵都會導致鍵合失敗 。   

   
   

2. 表面活化：接著，利用低能量電漿（Plasma）處理晶圓的介電層表面，使其產生懸浮鍵，為後續的常溫鍵合做準備 。   

   
   

3. 介電層鍵合：在高度潔淨的環境中，將兩片處理過的晶圓或晶片精準對位並接觸。在室溫與微小壓力下，表面的凡得瓦力（van der Waals forces）會使介電層率先形成初步的鍵合 。   

   
   

4. 退火處理：最後，透過一個約 200°C 至 400°C 的熱退火（Annealing）程序，驅動銅原子跨介面擴散並融合，形成堅固且連續的金屬鍵，從而完成電氣連接 。   

   
   

儘管原理清晰，但混合鍵合在邁向大規模量產的過程中，仍面臨諸多嚴峻的良率挑戰：

• 微粒污染：製程對微塵污染極度敏感，一顆次微米等級的粒子就可能在鍵合介面造成大面積的空洞，直接導致晶片失效，因此，整個製程必須在最高等級的無塵室中進行，且對晶圓傳送與處理的潔淨度要求極為嚴苛 。   

  
  

• 對準精度：隨著互連間距縮小至微米甚至次微米等級，對準精度成為巨大挑戰。要在兩片獨立的晶片或晶圓上，讓數百萬個銅焊墊完美對齊，需要達到奈米等級的對準能力 。   

  
  

• 銅表面完整性：銅金屬容易氧化，形成絕緣的氧化層，阻礙金屬鍵合。因此，製程中必須嚴格控制環境氣體，避免氧化發生 。此外，CMP 過程中銅表面的「凹陷（Dishing）」現象也需精準控制，以確保鍵合的品質與可靠性 。   

  
  

• 翹曲與熱應力：將不同製程節點、不同材料或不同尺寸的晶片堆疊在一起，會因熱膨脹係數（CTE）不匹配而產生機械應力與晶圓翹曲，這不僅增加了鍵合對準的難度，也可能影響最終產品的長期可靠性 。   

  
  

這些挑戰也催生了半導體設備產業的策略轉變。混合鍵合技術存在一個特殊的「良率悖論」：一方面，它透過使用體積更小、良率更高的「已知良好晶粒（Known-Good-Dies, KGDs）」來提升最終系統的整體良率 ；但另一方面，鍵合製程本身對污染、對準和表面狀態的極端敏感性，使其成為一個新的良率瓶頸 。特別是從表面活化到實際鍵合之間的「等待時間（Queue Time）」，表面狀態會隨時間劣化，影響鍵合強度 。為解決此問題，設備商正從提供單一功能的獨立機台，轉向開發整合多個關鍵製程（如表面處理、量測、對準與鍵合）於一體的自動化平台。應用材料（Applied Materials）等公司便強調，將關鍵步驟整合在一個受控的真空環境中，能最大限度地減少污染與等待時間，確保製程的一致性與穩定性，這已成為克服量產挑戰的必然趨勢 。   

效能的躍進：混合鍵合如何定義下一代晶片性能

混合鍵合技術為晶片性能帶來了革命性的提升，其優勢體現在互連密度、功耗、延遲與頻寬等核心指標的全面優化。

互連密度的指數級增長

傳統微凸塊技術的互連間距（Pitch）通常在 40-50 µm 左右，當試圖縮小至 10 µm 以下時，會面臨焊球橋接、良率下降等嚴峻的物理挑戰 。相比之下，混合鍵合技術的起始間距就在 10 µm 以下，並具備清晰的技術藍圖，可一路微縮至 1 µm 甚至次微米等級 。這帶來了互連密度的指數級增長。以 AMD 採用台積電 SoIC 技術的 3D V-Cache 產品為例，其互連密度據稱是傳統微凸塊方案的 15 倍以上 。這意味著在同樣的晶片面積上，可以實現數萬甚至數十萬個垂直連接通道，為晶片架構師提供了前所未有的設計自由度 。   

功耗、延遲與頻寬的全面優化

互連密度的飛躍直接轉化為顯著的性能優勢。極短的垂直連接路徑（從微凸塊的數十微米縮短至幾乎為零的介面距離）帶來了以下改變：

• 更低延遲：訊號傳輸路徑的大幅縮短，顯著降低了電阻-電容（RC）延遲，使堆疊晶片之間的通訊速度更快，幾乎達到了單一晶片內部傳輸的水平 。   

  
  

• 更低功耗：更短、更細的銅導線意味著更低的寄生電容。根據動態功耗公式 P=fCV2，功耗與電容成正比，因此傳輸每位元數據所需的能量大幅降低 。AMD 的數據顯示，採用 SoIC 技術可將能源效率提升 3 倍 。   

  
  

• 更高頻寬：極高的 I/O 密度與低延遲相結合，允許在晶片之間建立超寬的數據匯流排。這對於解決 HPC 與 AI 應用中長期存在的「記憶體牆」瓶頸至關重要，例如將多層 HBM 直接堆疊在邏輯處理器之上，實現前所未有的記憶體頻寬 。   

  
  

下表清晰地比較了微凸塊與混合鍵合技術在關鍵指標上的差異。

表 1：互連技術比較：微凸塊 vs. 混合鍵合

特性指標	微凸塊 (例如 CoWoS, Foveros)	混合鍵合 (例如 SoIC, Foveros Direct)
互連間距 (µm)	~40-50 (微縮瓶頸約 10)	< 10 (技術藍圖 < 1)
I/O 密度 (pads/mm²)	數百	> 10,000 (提升 15 倍以上)
相對訊號延遲	基準	大幅降低
相對能源效率	基準	大幅提升 (3 倍以上)
主要製造挑戰	焊錫橋接、金屬間化合物生成、底部填充劑散熱不佳	微粒污染、表面平坦度 (CMP)、次微米級對準精度

產業巨擘的戰略佈局：TSMC SoIC vs. Intel Foveros Direct

作為半導體製造的兩大巨頭，台積電與英特爾在混合鍵合領域的戰略佈局，不僅是技術路線的競爭，更反映了其商業模式的根本差異。

台積電 SoIC (System on Integrated Chips)：市場領先者的實現路徑

台積電將 SoIC 定位為其 3DFabric 先進封裝平台的 3D 堆疊核心技術，與 2.5D 的 CoWoS 及扇出型（Fan-Out）的 InFO 技術互補，為客戶提供完整的系統整合解決方案 。SoIC 的核心理念是實現異質整合（Heterogeneous Integration），能夠將不同尺寸、功能、甚至不同製程節點的「已知良好晶粒」垂直堆疊，形成一個兼具小尺寸與高效能的「類系統單晶片」。在其技術藍圖中，台積電提供了兩種 SoIC 方案：針對 HPC 應用的無凸塊 SoIC-X，以及作為更具成本效益選項、採用微凸塊的 SoIC-P 。   

台積電在市場上的領先地位，最顯著的證明便是其與 AMD 合作，成功量產搭載 3D V-Cache 技術的 Ryzen 及 EPYC 系列處理器 。此一成功案例不僅是混合鍵合技術在消費級與伺服器市場的首次大規模商業化應用，也為整個產業樹立了技術可行性與性能優勢的標竿 。同時，台積電積極與 Synopsys 等電子設計自動化（EDA）工具供應商合作，建立完整的 3D IC 設計生態系，降低客戶的設計門檻，加速技術普及 。   

英特爾 Foveros Direct：追趕者的技術藍圖與整合雄心

英特爾的 3D 堆疊技術 Foveros，其發展路徑清晰地展示了從微凸塊到混合鍵合的演進。早期應用於 Lakefield 等產品的 Foveros 技術採用的是微凸塊連接 。而其下一代技術 Foveros Direct，則明確轉向無凸塊的直接銅對銅混合鍵合，目標是實現更高的頻寬與更低的功耗 。   

根據英特爾公布的技術藍圖，第一代 Foveros Direct 的互連間距為 9 µm，並計畫在第二代縮小至 3 µm 。英特爾戰略的一大亮點，是將 3D 堆疊的 Foveros Direct 與其 2.5D 的嵌入式多晶片互連橋接（EMIB）技術相結合，創造出所謂的「3.5D」整合方案 。這種架構允許晶片在垂直堆疊的同時，也能透過 EMIB 進行水平擴展連接，為打造高度複雜與模組化的系統提供了極大的架構彈性。   

深入分析兩者的策略，可以發現其背後反映了不同的商業邏輯。台積電作為純晶圓代工廠，其策略核心是「生態系賦能」。它致力於提供一套最先進、最完整的技術工具箱（3DFabric 平台），讓蘋果、AMD、輝達等無晶圓廠（Fabless）客戶能夠基於這些工具，設計出最具競爭力的產品 。台積電的成功，取決於其客戶的成功。而英特爾作為整合元件製造商（IDM），其先進封裝技術最初是為其自有產品（如 Meteor Lake 處理器）打造的內部競爭優勢 。隨著其晶圓代工服務（IFS）的推出，英特爾正將此技術能力開放給外部客戶。其策略更偏向於提供一個從晶片設計、製造到封裝的「整合式解決方案」，這對某些客戶而言可能更為便捷，但相較之下彈性較小 。簡而言之，台積電提供的是先進的「樂高積木」與設計藍圖，而英特爾則更傾向於直接銷售組裝好的「樂高城堡」。   

設備供應鏈的黃金時代：先進封裝驅動的市場新機遇

從 2.5D 封裝邁向以混合鍵合為基礎的真 3D IC，正引爆一輪全新的半導體設備資本支出週期。這項技術對製程精密度、潔淨度與材料特性的極致要求，為全球設備供應鏈帶來了巨大的市場機遇與挑戰。

製程核心設備分析

混合鍵合的複雜製程鏈，橫跨了從晶圓表面處理到最終晶片鍵合的多個環節，每個環節都由專業的設備供應商主導：

• 鍵合與貼裝設備：這是實現晶片堆疊的最後一步，也是精度要求最高的環節。此市場主要由兩類專家引領：一類是專注於高精度晶片對晶圓（Die-to-Wafer, D2W）鍵合機的BE Semiconductor Industries (Besi)，其 Datacon 8800 CHAMEO 等系統是業界標竿 。另一類則是主導晶圓對晶圓（Wafer-to-Wafer, W2W）鍵合市場的 EV Group (EVG)，其 GEMINI、BONDSCALE 等平台在 CMOS 影像感測器等領域擁有極高市佔率 。   

  
  

• 表面處理與前段製程設備：鍵合的成敗，早在晶片進入鍵合機之前就已決定。這需要一系列來自大型綜合設備商的精密設備來共同完成：
  

  • 應用材料 (Applied Materials)：作為全球最大的半導體設備商，應用材料提供了涵蓋化學機械研磨（CMP）、介電層沉積（Deposition）、蝕刻（Etch）等關鍵步驟的完整解決方案。其專為混合鍵合開發的 Catalyst™ CMP 系統和 Insepra™ SiCN 沉積系統，旨在實現完美的表面平坦度與高品質的介電層 。該公司與 Besi 及 EVG 的戰略合作，也凸顯了製程與設備之間協同優化的重要性。   

    
    

  • 科林研發 (Lam Research)：作為蝕刻與沉積領域的領導者，科林研發的設備對於在晶圓表面製造出混合鍵合所需的精確介電層圖案與銅金屬結構至關重要 。   

    
    

市場增長預測與投資洞見

混合鍵合技術的導入，正驅動相關設備市場的爆炸性增長。市場研究報告預測，全球混合鍵合設備市場規模將從 2023 年的 1.23 億美元，增長至 2030 年的 6.18 億美元，年均複合增長率（CAGR）高達 24.7% 。在更廣泛的半導體鍵合設備市場中，混合鍵合系統同樣是增長最快的子市場 。這股強勁的增長動力主要來自 HPC、AI 加速器、高頻寬記憶體（HBM）以及 CMOS 影像感測器（CIS）等應用的旺盛需求 。從地域分佈來看，由於全球主要的晶圓代工廠與封測廠均集中於此，亞太地區無疑是混合鍵合設備的最大市場 。   

下表總結了混合鍵合產業鏈中的關鍵設備供應商及其核心競爭力。

表 2：關鍵混合鍵合設備供應商與核心競爭力

製程領域	關鍵供應商	核心競爭力/產品	戰略重要性
晶圓/晶片鍵合	EV Group, Besi	W2W 鍵合系統 (GEMINI), D2W 鍵合系統 (Datacon)	高精度對準與高產出率
化學機械研磨 (CMP)	Applied Materials	整合式表面處理方案 (Catalyst CMP)	創造原子級平坦的表面
薄膜沉積 (Deposition)	Applied Materials, Lam Research	高品質介電層沉積 (Insepra SiCN)	沉積高品質絕緣層與阻障層
蝕刻與清潔 (Etch & Clean)	Lam Research, Applied Materials	先進介電質/導體蝕刻系統 (Flex, Akara)	精確圖案化奈米級結構

3D IC 的未來與混合鍵合的終極潛力

綜合來看，混合鍵合不僅是一項先進的封裝技術，更是引領半導體產業從 2.5D 過渡到真 3D IC 時代的關鍵引擎。它成功突破了傳統微凸塊在互連密度、功耗與效能上的物理瓶頸，為垂直系統整合開創了全新的可能性。儘管在良率控制、污染防治與對準精度等方面仍面臨嚴峻的製造挑戰，但在台積電、英特爾等行業領袖的引領，以及整個設備與材料供應鏈的共同推動下，該技術正加速成熟並邁向大規模量產。

展望未來，混合鍵合的終極潛力在於實現「近單晶片（Near-Monolithic）」性能的異質整合系統。這表示由多個小晶片堆疊而成的 3D IC，其性能將趨近於一個體積龐大的單一晶片，同時卻保有小晶片架構在高良率、低成本以及設計彈性上的獨特優勢 。除了目前已商業化的 CPU 快取堆疊應用外，混合鍵合將在更多前瞻領域發揮關鍵作用，包括將下一代 HBM 直接堆疊於 AI 處理器之上，以徹底消除記憶體頻寬瓶頸；開發更先進、像素密度更高的 CMOS 影像感測器；甚至在更遙遠的未來，實現不同類型電晶體（如互補式場效電晶體 CFET）的垂直整合，將邏輯密度推向極致 。   

對於高科技領域的投資者與觀察家而言，由混合鍵合驅動的 3D IC 轉型是一個長期且明確的結構性趨勢。這場革命正在重塑從晶片設計（EDA）、製造（晶圓代工）到材料與設備的整個半導體價值鏈。其中，最直接且顯著的投資機遇，正蘊藏於專業的設備領域。隨著各大晶圓廠擴大對先進封裝的資本投入，提供高精度鍵合、CMP、蝕刻與沉積等關鍵設備的供應商，將迎來持續的增長動能。特別是那些能夠提供整合式、全流程解決方案的設備巨頭，將在這場技術變革中佔據最有利的戰略位置，成為定義下一個運算時代的關鍵力量。