Chiplet革命：解構未來十年的半導體價值創造

一個時代的終結與新架構的黎明

本部分旨在闡明Chiplet（小晶片）革命背後最根本的「原因」。這並非一種選擇，而是經濟與物理定律下的必然結果，標誌著半導體產業數十年來最重大的架構轉變。

不只是零食，而是矽晶片的新配方

近期，「Chiplet」這個詞彙在科技與投資圈迅速擴散，其字面意義「小晶片」聽起來更像是辦公室的零食，而非一場顛覆性的技術革命，然而，這種看似微不足道的命名，恰恰掩蓋了其巨大的產業影響力。   

這種認知上的落差，為那些願意深入探究術語背後的投資者，創造了潛在的資訊套利機會。市場往往會錯誤定價其不理解的事物，而理解Chiplet的本質，正是抓住下一波科技浪潮的入場券。

接下來討論的核心論點是：在經歷了長達50年、遵循摩爾定律可預測節奏的發展後，半導體產業正撞上一堵無形的牆，Chiplet並非漸進式的改良，而是對晶片設計與製造方式的根本性反思——這是一場從用整塊大理石雕刻複雜雕像（單晶片，Monolithic），轉向用先進、可互通的樂高積木來建構的範式轉移。

單晶片之牆：為何舊配方不再管用

摩爾定律並非物理定律，而是一套經濟學法則，其核心是每18至24個月，晶片上電晶體數量翻倍，同時性能提升、成本下降，然而，這套經濟模型正瀕臨崩潰。對於大型、複雜的晶片而言，傳統的單晶片設計在成本、良率與設計彈性上已達到極限。   

成本障礙

隨著製程節點推進至5奈米、3奈米甚至更先進的領域，晶片設計的複雜性與成本呈指數級增長。如今，設計一顆先進製程的單晶片，其非經常性工程（NRE）成本已輕易超過5億美元，如此高昂的前期投入，使得只有少數如蘋果、NVIDIA等擁有巨大出貨量的巨頭才能承擔，這將絕大多數創新者擋在了門外，形成了一道巨大的資本壁壘。   

良率障礙

晶片製造的核心挑戰在於良率。晶圓在製造過程中，不可避免地會出現微觀缺陷，對於一塊面積巨大的單晶片而言，任何一個微小的缺陷都可能導致整顆昂貴的晶片報廢，這背後是簡單的統計學原理：晶片面積越大，「撞上」缺陷的機率就越高。   

具體數據顯示，一塊40×40平方毫米的大晶片，其良率可能低至35.7%；但如果將其拆分成四塊20×20平方毫米的小晶片，綜合良率可以躍升至75%，這並非微小的改善，而是決定一個產品能否在商業上存活的根本性差異。   

彈性障礙

單晶片SoC（System-on-Chip，系統單晶片）的設計理念是將所有功能，如高性能的CPU核心、處理類比訊號的I/O單元、記憶體控制器等，全部整合在同一塊矽晶片上，並採用最先進的製程製造 。   

然而，這種「一刀切」的方式效率極低，例如，類比電路在先進製程下，反而可能因漏電等問題導致性能下降 ，將所有功能強行綁定在同一製程節點上，不僅浪費了先進製程的昂貴產能，也犧牲了各功能單元的最佳性能。   

「單晶片之牆」的出現，正在半導體產業中創造出一種結構性的分裂，對於像智慧手機SoC這樣出貨量極大、對功耗和延遲極度敏感的消費級產品，單晶片設計在短期內仍有其優勢；然而，對於高性能運算（HPC）、人工智慧（AI）、資料中心及汽車電子等追求極致算力、可擴展性與成本效益的領域，Chiplet架構已從一個選項，變成了不可逆轉的趨勢。這並非週期性潮流，而是一場深刻的結構性變革。

樂高原則：解構Chiplet的三重優勢

Chiplet架構的核心，是將一塊巨大的單晶片，按照不同功能拆分成多個獨立的、更小的晶片（Die），這些小晶片被稱為「Chiplet」；然後，再透過先進的封裝技術將它們像樂高積木一樣組合起來，形成一個功能完整的系統。這種模組化設計帶來了成本、彈性與上市速度的三重優勢。

成本與良率（經濟優勢）

如前所述，將大晶片拆分成小晶片，能顯著提升製造良率，更重要的是，製造商可以在封裝前對每一顆Chiplet進行獨立測試，篩選出「已知良好晶片」（Known Good Die），從而大幅提高最終成品的良率，並有效降低成本。

AMD的內部模型曾估算，其採用四Chiplet設計的第一代EPYC處理器，儘管總矽晶面積比理論上的單晶片設計多了10%，但最終製造成本僅為後者的59%，這為Chiplet的經濟效益提供了強而有力的實證。

彈性（架構優勢）

這是Chiplet最核心的革命性所在，即「異質整合」（Heterogeneous Integration），設計師可以根據不同功能的需求，自由地「混搭」採用不同製程節點、甚至來自不同晶圓廠的Chiplet。

例如，可以將一顆採用最先進5奈米製程的CPU Chiplet，與一顆採用成熟且成本低廉的16奈米製程的I/O Chiplet組合在一起 。這種設計使得性能可以被精準地應用在最需要的地方，同時在其他部分有效控制成本，實現了整體系統的成本效益最佳化。   

上市速度（策略優勢）

Chiplet本質上是可重複使用的IP（智慧財產權）模組。一家公司可以開發一顆高性能的I/O Chiplet，並將其應用於多條產品線，如伺服器CPU、GPU加速卡、車用晶片等，從而極大地縮短每一款新產品的開發週期與成本 。這種模組化的開發模式，使得產品的迭代與客製化變得前所未有的快速與靈活。   

表1：單晶片 vs. Chiplet架構——比較計分卡

指標	單晶片架構	Chiplet架構	投資意涵
設計成本（先進製程）	極高（>$500M）	較低（單顆成本低，可攤銷）	降低了高效能晶片設計的進入門檻，有利於新創與小型設計公司。
製程良率（大晶片）	低（單點缺陷即報廢）	高（小晶片不易受缺陷影響）	降低了製造風險，改善了晶片設計公司的毛利率。
設計彈性	低（單一製程節點）	高（異質整合，可混搭）	催生了更客製化、針對特定應用的晶片，擴大了市場機會。
上市時間	長（需完整重新設計）	短（IP複用，模組化更新）	擁有靈活Chiplet平台的公司能更快回應市場變化，佔據先機。
元件間延遲	極低（晶片內互連）	較高（晶片間互連）	對延遲極度敏感的應用仍可能偏好單晶片；先進封裝是縮小差距的關鍵。
功耗效率	通常較高（互連路徑短）	潛在較低（晶片間通訊耗能）	功耗管理成為Chiplet設計的核心挑戰，也是技術差異化的關鍵。
理想應用	大批量、功耗敏感的消費電子	高性能、可擴展、成本敏感的資料中心、AI、汽車等	投資者需根據目標市場評估公司架構選擇的合理性。

驅動革命的技術堆疊

Chiplet是一個絕佳的理念，但它的實現依賴於兩項同步發生的技術突破：先進封裝與標準化互連協定，掌握這些領域的領導者，將在這場革命中擁有巨大的權力。

先進封裝：高科技的樂高底板

如果說Chiplet是積木，那麼先進封裝就是那塊精密複雜的底板，它透過數以萬計的微米級高速通道將這些積木緊密連接起來，封裝已不再是晶片製造流程中低附加價值的最後一步，而是決定晶片最終性能的關鍵技術，目前市場上主要有2.5D與3D兩種主流方案。

台積電的CoWoS生態系（市場領導者）

台積電憑藉其CoWoS（Chip-on-Wafer-on-Substrate）平台，在先進封裝領域佔據了絕對的領導地位，成為NVIDIA H100等頂級AI加速卡的指定封裝技術 。   

• CoWoS-S（矽中介層）：這是最經典、性能最高的版本，使用一塊大型的矽中介層（Silicon Interposer）來連接邏輯晶片與HBM（高頻寬記憶體）。它提供最高的互連密度與性能，但成本也最為高昂 。   

  
  

• CoWoS-R（重佈線層）：這是一個更具成本效益的方案，使用有機材質的重佈線層（Redistribution Layer, RDL）來取代昂貴的矽中介層，主要針對對成本較為敏感的應用 。   

  
  

• CoWoS-L（局部矽互連）：這是一種創新的混合式方案，將小塊的矽橋（Local Silicon Interconnect, LSI）嵌入到有機基板中，旨在支持如NVIDIA Blackwell等下一代AI晶片所需的超大尺寸封裝，兼顧了擴展性與成本 。   

英特爾的Foveros與EMIB（挑戰者）

英特爾正憑藉其獨特且雄心勃勃的封裝技術組合，作為其IDM 2.0代工策略的核心，向市場發起挑戰。

• EMIB（嵌入式多晶片互連橋接）：一種2.5D技術，它不使用大型的中介層，而是在需要連接的晶片之間嵌入微小的矽橋，是一種更具成本效益的方案 。   

  
  

• Foveros：這是英特爾真正的3D堆疊技術，允許將邏輯晶片（如CPU核心）直接堆疊在另一顆邏輯晶片或I/O晶片之上，實現了前所未有的整合密度與極低的延遲 。這是英特爾試圖實現技術超越的關鍵賭注。

表2：先進封裝技術矩陣

技術名稱	供應商	類型	方法	核心優勢	代表性應用
CoWoS-S	台積電	2.5D	矽中介層	最高性能與密度	NVIDIA H100/A100 GPU
CoWoS-L	台積電	2.5D 混合	局部矽橋接	超大封裝尺寸擴展性	NVIDIA Blackwell GB200
EMIB	英特爾	2.5D	嵌入式矽橋接	成本效益高，無需中介層	Intel Stratix FPGA, Ponte Vecchio GPU
Foveros	英特爾	3D	邏輯晶片直接堆疊	極致密度，超低延遲	Intel Lakefield, Ponte Vecchio GPU

UCIe：Chiplet 的通用語言

樂高積木之所以成功，是因為任何一塊積木都能與另一塊無縫連接。如果沒有一個通用的連接標準，Chiplet世界將會分裂成一個個互不相容的專有「圍牆花園」，從而失去其核心價值，這正是通用Chiplet互連快線（Universal Chiplet Interconnect Express, UCIe）所要解決的關鍵問題。

• 它究竟是什麼：UCIe是一個開放的產業標準，它定義了晶片之間進行數據傳輸的物理層與協定層規範 。可以將它理解為「Chiplet界的USB」，其目標是讓A廠商（如AMD）設計的Chiplet，能夠與B廠商（如一家專門的AI加速器新創公司）的Chiplet，在同一個封裝內無縫地通訊。   

  
  

• 為何至關重要：UCIe是開啟一個真正的、開放的、多供應商Chiplet市場的鑰匙，它打破了供應商鎖定，促進了在Chiplet層級的競爭與創新，而非僅限於完整的晶片層級 。   

  
  

• 幕後推手：該標準的推動者囊括了產業內所有重量級玩家：由英特爾發起，成員包括AMD、Arm、台積電、三星、Google、NVIDIA等 。如此廣泛的支持，確保了其未來的普及與成功。   

  
  

UCIe標準的建立，將從根本上改變半導體IP產業的商業模式，目前，像Arm這樣的公司主要授權其「設計藍圖」（IP授權）。在UCIe時代，企業將能夠直接銷售經過物理製造和測試的「標準化Chiplet產品」。

這不僅催生了一個潛力巨大的「Chiplet供應商」新市場，也極大地降低了硬體新創公司的創業門檻。一個小型團隊可以專注於設計全世界最優秀的AI推論Chiplet，並將其作為一個標準零件銷售給系統整合商，而無需承擔設計整顆複雜SoC的巨大成本與風險。這對傳統的垂直整合模式構成了直接挑戰，同時也為專注於特定領域的創新者提供了前所未有的機遇。

新的競爭格局與價值鏈

本部分將分析「誰」是這場變革中的贏家與輸家。各大主要廠商如何應對？新的價值又在產業鏈的哪些環節累積？

案例研究：AMD，證明此路可行的先驅

沒有任何一家公司比AMD更能體現Chiplet策略的威力。AMD早期對Chiplet架構的大膽押注，使其能夠在CPU市場上對英特爾實現彎道超車，從一個長期追趕者，一躍成為市場領導者。

• EPYC的顛覆：AMD的第一代EPYC伺服器處理器，巧妙地利用四顆完全相同的CPU Chiplet，以遠低於英特爾單晶片設計的成本，實現了極高的核心數量，徹底改變了資料中心市場的競爭格局 。
  

• 「混搭」的藝術：後續的AMD處理器，更是將異質整合的理念發揮到極致，它們將採用先進7奈米製程的CPU Chiplet，與一顆採用較成熟、成本低廉的14奈米製程的I/O Chiplet整合在一起，成為異質整合的最佳範例。
  

• 極致的敏捷性： MI300X GPU與Bergamo CPU的誕生，是Chiplet敏捷性的完美展現，根據AMD執行長蘇姿丰的描述，AMD透過從MI300A APU中移除CPU Chiplet並增加更多GPU Chiplet，便快速創造出專為AI設計的MI300X；同樣地，他們透過將標準的Zen 4 Chiplet替換為功耗優化的Zen 4c Chiplet，便推出了針對雲端原生應用的Bergamo CPU 。這種低成本、高效率的產品衍生能力，是傳統單晶片設計完全無法比擬的。   

  
  

案例研究：英特爾的高風險賭注

儘管AMD是先驅，但英特爾正以其龐大的資源，發起一場目的在成為Chiplet時代領導者的全面反擊，其策略是雙管齊下：在自家產品中積極採用Chiplet，同時利用其製造能力，成為其他公司Chiplet設計的首選代工廠。

• 產品端的應用：英特爾的Ponte Vecchio GPU和Meteor Lake CPU等產品，都是由不同功能的「Tile」（英特爾對Chiplet的稱呼）透過EMIB和Foveros技術拼接而成的複雜系統。
  

• 代工策略（IDM 2.0）：英特爾正將其先進封裝技術（Foveros, EMIB）以及在UCIe標準制定中的領導地位，作為吸引客戶使用其代工服務的核心賣點，其傳達的訊息非常明確：「我們擁有最好的樂高底板，並且我們幫助制定了所有人都需遵守的遊戲規則。」
  

• 生態系建構：英特爾正透過「英特爾代工Chiplet聯盟」等計畫，積極推動開放生態系的建立，重點在為政府及商業市場提供標準化的Chiplet解決方案 ，這是一個圍繞其代工服務建立技術護城河的長遠戰略佈局。

新價值鏈：描繪投資機會地圖

向Chiplet的轉變正在重塑整個半導體供應鏈的價值分配，接下來將是投資論述的核心，識別出那些將從中受益的關鍵領域及代表性公司。

• 擁有先進封裝技術的晶圓代工廠與IDM：這是最明確的贏家。他們掌握著最關鍵的製造與整合環節，擁有巨大的定價權。 代表公司：台積電（TSMC）、英特爾（Intel）、三星（Samsung）。
  

• 委外封裝測試（OSAT）廠：隨著封裝複雜性急劇增加，高端OSAT廠的角色變得至關重要，特別是對於那些沒有自有封裝能力的IC設計公司。 代表公司：日月光投控（ASE Technology）、艾克爾（Amkor Technology）。
  

• IP與電子設計自動化（EDA）供應商：用於設計和驗證這些複雜多晶片系統的軟體工具變得更加關鍵，價格也水漲船高。IP供應商更有機會將其業務從授權設計藍圖擴展到銷售實體Chiplet。 代表公司：益華電腦（Cadence）、新思科技（Synopsys）、安謀（Arm Holdings）、芯原股份（VeriSilicon）。   

  
  

• 載板與材料供應商：先進封裝需要先進的載板，特別是ABF（Ajinomoto Build-up Film）載板。這已成為產業鏈中的一個主要瓶頸，也創造了一個利潤豐厚的市場。 代表公司：Ibiden、Shinko Electric Industries、欣興電子（Unimicron）。
  

• 測試與檢測設備商：對「已知良好晶片」和最終封裝成品的測試變得更加複雜，需要全新的測試設備與解決方案。 代表公司：泰瑞達（Teradyne）、愛德萬測試（Advantest）。

3：Chiplet生態系投資地圖

價值鏈環節	在Chiplet生態系中的角色	代表性上市公司	投資理由
晶圓代工/IDM	提供核心的先進封裝技術與製造產能	台積電、英特爾	掌握產業鏈中最具價值、技術壁壘最高的環節，直接受益於AI與HPC對先進封裝的需求。
委外封裝測試 (OSAT)	為IC設計公司提供高階封裝與測試服務	日月光投控、艾克爾	隨著Chiplet趨勢普及，高階封裝需求外溢，領先的OSAT廠將承接大量訂單。
IP與EDA	提供設計多晶片系統所需的軟體工具與IP模組	Cadence、Synopsys、Arm	設計複雜性提升，EDA工具價值凸顯；IP供應商有望轉型為Chiplet產品供應商。
載板與材料	供應先進封裝所需的關鍵ABF載板等材料	欣興電子、Ibiden	ABF載板是當前產業鏈的關鍵瓶頸，供應商享有強大的議價能力。
測試與檢測	提供Chiplet與最終系統的測試設備與解決方案	泰瑞達、愛德萬測試	測試流程變得更複雜，測試需求量增加，推動測試設備市場增長。

市場預測

接下來將量化Chiplet帶來的市場機遇，並為投資決策提供一個總結性的框架。

量化革命：市場規模預測

綜合多家市場研究機構的預測，Chiplet市場的增長潛力是爆炸性的，儘管具體數字有所差異，但所有報告都指向了極其陡峭的增長曲線。

• 市場規模與增長：一份核心預測指出，全球Chiplet市場規模將從2024年的44億美元，增長至2033年的1,070億美元，年均複合增長率（CAGR）高達驚人的42.5% ，其他報告的預測雖然在絕對值上有所不同，但同樣給出了極具侵略性的增長預期，CAGR範圍從22.9%到超過60%不等 。
  

• 主要驅動力：市場增長的主要動力來自於資料中心、AI/ML、汽車電子以及高階消費電子等領域對Chiplet架構的廣泛採用，從地域來看，擁有台灣、韓國和中國強大半導體製造基礎的亞太地區，是目前市場的主導力量 。
  

表4：Chiplet市場預測綜合分析

研究機構	基期年份與規模	預測年份與規模	年均複合增長率 (CAGR)	報告指出的主要驅動力
Market.us/Scoop	2024年: $44億	2033年: $1,070億	42.5%	模組化設計、電子、資料中心、汽車需求
Market Research Future	2023年: $65億	2032年: $5,561億	47.4%	資料中心、雲端運算、先進封裝技術
Fortune Business Insights	2023年: $370.6億	2032年: $2,338.1億	22.9%	AI晶片需求、高頻寬記憶體（HBM）增長
Global Information (ires1718046)	2023年: $105.3億	2030年: $941.7億	36.74%	高性能運算、先進電子整合
Global Information (tbrc1802656)	-	2029年: $1,028.5億	66.0%	先進製造技術、生技與生命科學研究

Chiplet時代的投資者

半導體產業的競爭基礎已經發生了根本性的改變，領先的製程節點固然重要，但已不再是唯一的決勝因素，未來，將多樣化的技術整合為一個高性能、高成本效益的系統的能力，將成為新的核心競爭力。

對於投資者而言，在評估一家半導體公司時，應建立一個新的評估框架，關注以下幾個關鍵問題：

1. 公司的Chiplet策略是什麼？  它在這場變革中是領導者、追隨者，還是面臨被淘汰的風險？
   

2. 公司的封裝技術能力如何？  它是否擁有專有的先進封裝技術，或者與台積電等領導者建立了穩固的合作夥伴關係？
   

3. 公司在UCIe生態系中的定位？  它是否積極參與標準制定？其產品是否兼容UCIe標準？
   

4. 公司在新價值鏈中的位置？  它是否處於一個價值和定價權不斷提升的環節（如先進封裝、ABF載板、EDA），還是處於一個面臨同質化競爭風險的環節？

過去，充斥著技術術語的產業新聞稿或許只為工程師所關注，但今天，關於Chiplet、CoWoS、UCIe的報導，是來自一場深刻技術革命前線的戰報。對於有準備的投資者而言，它們不再是難懂的黑話，而是一張通往科技業下一個十年財富創造的藏寶圖。