背面供電：跨越 2 奈米障礙，重塑晶片效能的架構革命

序言 — 互連瓶頸：摩爾定律的最後一道高牆

當電晶體的微縮進程逼近物理極限，半導體產業延續數十年的摩爾定律，其主要障礙已不再是電晶體本身，而是佈滿晶片、錯綜複雜的「互連導線」，長期以來，產業的焦點集中於縮小電晶體並在有限的面積內塞入更多數量，但為這些數以百億計的電晶體供應電力並傳遞訊號的導線網路，卻已演變成一場史詩級的交通壅塞。

在當前的晶片設計中，電源線路與訊號線路被迫擠在晶圓正面的同一個多層金屬結構中，這產生了根本性的衝突。為了降低電阻與電壓降（IR Drop），電源線路需要盡可能寬闊；而為了追求速度與密度，訊號線路則必須盡可能細微且緊密，這場對有限佈線空間的爭奪戰，如今已成為限制晶片性能與功耗表現的關鍵瓶頸 。在先進製程中，電源相關的互連導線甚至會佔用超過 20% 的佈線資源，導致嚴重的繞線擁堵（Routing Congestion）。   

為此，背面供電網路（Backside Power Delivery Network, BSPDN）應運而生，這項技術並非僅僅是製程的漸進式改良，而是一場徹底的架構性範式轉移，它將整個供電網路（Power Delivery Network, PDN）從擁擠的晶圓正面移至以往僅作為支撐基板的晶圓背面，藉此將電源與訊號的佈線完全分離，從根本上解決了兩者之間的資源衝突，其重要性堪比 1997 年導入銅製程，以及從平面電晶體（Planar Transistor）邁向鰭式場效電晶體（FinFET）的歷史性變革 。   

這場變革標誌著半導體產業的創新驅動力，正從單純的「尺寸微縮」（Dimensional Scaling）——將元件做得更小，轉向更為複雜的「架構微縮」（Architectural Scaling）——將元件佈局得更聰明。當導線微縮到物理極限，其電阻值會呈指數級增長，導致嚴重的功率損耗與效能衰減，單純縮小尺寸已無以為繼 。BSPDN 的出現，正是對此困境提出的革命性解答，它不再試圖縮小導線，而是將整個電網重新佈署到一片未被開發的矽晶圓領土——晶圓背面。這項策略性的轉向，將決定下一個十年高效能運算的發展軌跡。   

技術深解：剖析背面供電網路的運作原理與製造挑戰

電源完整性的物理極限

在傳統的正面供電網路（Front-side Power Delivery Network, FSPDN）架構中，電流必須從晶片封裝的焊點，穿過層層堆疊、日益狹窄的金屬導線，才能抵達核心區域的電晶體。隨著電晶體密度不斷攀升，這條漫長的供電路徑引發了兩大嚴峻的物理挑戰：

• 電壓降（IR Drop）： 根據歐姆定律（V=I×R），電壓降與電流（I）和電阻（R）成正比。在先進製程中，數十億個電晶體同時開關會產生巨大的瞬間電流，而微縮後的導線電阻值也急劇升高。兩者相乘之下，導致顯著的電壓降。這表示位於晶片中心、距離電源最遠的電晶體，其接收到的實際電壓遠低於晶片邊緣，造成其開關速度變慢，產生效能不均，甚至可能導致邏輯錯誤。晶片設計者必須竭盡全力將電壓降控制在 10% 的容許範圍內，這在 2 奈米以下的節點已成為一項艱鉅的任務 。   

  
  

• 繞線擁堵（Routing Congestion）： 為了抑制電壓降，設計師不得不在底層金屬層（Back-end-of-line, BEOL）中鋪設寬大的電源與接地線軌（Power/Ground Rails）。這些寬闊的金屬線如同路障，嚴重擠壓了訊號線的佈線空間，迫使訊號線必須繞行更長、更曲折的路徑。這不僅增加了訊號的傳輸延遲（RC Delay），也提高了訊號間的串擾（Crosstalk）風險，進一步削弱了晶片效能 。   

  
  

架構重塑：BSPDN 的製造流程

BSPDN 的核心理念是將晶片轉變為一個真正的三維結構，其製造流程極其複雜，對製程整合能力提出了前所未有的要求。整個流程顛覆了傳統的晶圓製造順序：

1. 正面製程完成： 首先，在晶圓正面完成所有電晶體（例如環繞式閘極 Gate-All-Around, GAA 架構）以及負責傳遞訊號的多層金屬導線的製造 。   

   
   

2. 晶圓翻轉與鍵合： 完成正面製程的晶圓會被翻轉過來，並與一片臨時性的「載體晶圓」（Carrier Wafer）進行鍵合，目標在於為後續的背面加工提供機械支撐。這一步驟的對準精度至關重要，任何微小的偏差都可能導致整片晶圓報廢 。   

   
   

3. 極致晶圓薄化： 接著，對原始的矽基板進行精密的機械研磨與化學蝕刻，將其厚度從數百微米削減至極致的薄度，通常小於 10 微米，在某些方案中甚至薄至 500 奈米以下 。這個過程使晶圓變得極其脆弱，容易產生翹曲（Warpage）或破裂，對應力控制提出了極高要求 。   

   
   

4. 背面加工： 當電晶體的背面完全暴露後，便開始進行背面加工。首先，透過蝕刻技術製造出奈米級的矽穿孔（nano-Through Silicon Vias, nTSVs），這些垂直通道將作為連接正面電晶體與背面電網的橋樑。隨後，在晶圓背面沉積一個全新的、專用的金屬網路。這個網路使用更寬、更厚的導線，形成一個低電阻的專用供電層，最終完成整個背面供電網路的建構 。   

   
   

實現路徑的權衡：BPR vs. Direct Contact

在如何將背面的電力精準傳導至正面的電晶體這一關鍵問題上，業界浮現出兩種主流的技術路徑，這也反映了不同廠商在製造策略上的哲學差異：

• 埋入式電源軌（Buried Power Rail, BPR）： 由歐洲微電子研究中心（imec）率先提出的 BPR 方案，採取一種更為模組化的策略。它在製造電晶體之前，就先在矽晶圓的淺溝槽隔離層（Shallow Trench Isolation）中「預埋」一條金屬電源軌。待晶圓薄化與背面加工完成後，背面的 nTSV 只需連接到這條預先設置好的 BPR 即可 。   

  
  

  • 優點： 有利於實現更極致的標準單元（Standard Cell）高度微縮。

  • 挑戰： BPR 所使用的金屬材料（如鎢或釕）必須能夠承受後續製造電晶體時的高溫製程，這限制了材料的選擇。同時，在前端製程中引入金屬材料，也存在污染高純度矽的風險 。   

    
    

• 直接背面接觸（Direct Backside Contact）： 以 Intel 的 PowerVia 技術為代表，此方案採取了更為激進且高度整合的設計。它完全捨棄了 BPR，而是在前端製造電晶體接觸點（Contact）的同時，直接向下蝕刻出一個深入矽基板的「深孔」（Via）。在晶圓翻轉與薄化後，這些深孔的底部會在背面自然暴露出來，形成一個較大的「著陸平台」。背面的金屬層只需連接到這些平台上即可 。   

  
  

  • 優點： Intel 宣稱這是一種「自我對準」（Self-aligned）的製程，因為著陸平台面積較大，大幅放寬了對背面金屬層圖案對準精度的嚴苛要求，這對於克服晶圓鍵合可能引起的翹曲與形變至關重要，有望提升良率與降低成本。此外，它避免了在前端引入 BPR 金屬所帶來的污染風險，並提供了更短、更直接的低電阻供電路徑 。   

  • 挑戰： 需要在前端製程中整合更複雜的深孔蝕刻技術。

量化效益

BSPDN 帶來的效益是全面且顯著的，涵蓋了效能、功耗與面積（Power, Performance, and Area, PPA）三大核心指標：

• 電壓降改善： 這是最直接且最驚人的效益。imec 與 Arm 的合作模擬顯示，結合 BPR 的 BSPDN 架構可將電壓降大幅減少 7 倍之多 。其他研究也指出，IR Drop 的降幅可高達 85% 。其根本原因在於，電流從過去漫長、狹窄的正面路徑，轉變為通過短、寬、低電阻的背面捷徑，大幅提升了供電效率 。   

  
  

• 效能與功耗提升： Intel 宣稱僅 PowerVia 技術就能帶來 6% 的效能提升和 30% 的電阻下降 ，其測試晶片也展現了 5% 的頻率增益 。台積電搭載 BSPDN 的 A16 製程，相較於未使用該技術的 N2P 節點，目標是提供 8-10% 的速度提升，或是在同等速度下降低 15-20% 的功耗 。三星則宣稱其 BSPDN 技術可帶來 8% 的效能增益與 15% 的能效改善 。   

  
  

• 面積與密度微縮： 透過將電源軌從正面移除，BSPDN 為邏輯單元騰出了寶貴的空間，可使標準單元的面積縮小 20% 至 30%，其效益相當於兩代微影技術的進步 。三星更具體地指出，在其 2 奈米製程中導入 BSPDN，可實現 17% 的晶片尺寸縮減 。   

  
  

晶圓代工三雄逐鹿：BSPDN 戰略佈局與技術對決

隨著 BSPDN 成為 2 奈米以下世代的決勝關鍵，全球三大頂尖晶圓代工廠——Intel、台積電與三星——已圍繞此技術展開了一場關乎未來技術領導權的激烈競賽。三者的策略佈局、技術路徑與導入時程各異，清晰地反映出其不同的市場地位與戰略考量。

Intel 的 PowerVia：大膽的先行者

Intel 將 BSPDN 視為其重返半導體製程技術王座的核心武器。透過在 2024 至 2025 年的 Intel 20A 與 18A 節點率先導入其 PowerVia 技術，Intel 意圖創造一個競爭對手在一到兩年內無法企及的顯著效能優勢 。這是一項高風險、高回報的策略，讓人聯想起 Intel 過去在推出高介電常數金屬閘極（High-K Metal Gate）與 FinFET 等創新技術時所展現的魄力 。   

市場分析機構 TechInsights 的研究指出，Intel 18A 在效能上相較於台積電初期的 N2 節點具有領先地位 。Intel 自身的數據也顯示，PowerVia 可帶來超過 30% 的電壓驟降改善以及 5-6% 的頻率提升 。Intel 將 18A 定位為一個專注於極致效能的節點，這與台積電初期 N2 更側重密度的策略形成鮮明對比，其目標直指利潤豐厚的高效能運算（HPC）與人工智慧（AI）市場。成功吸引到微軟這樣重量級的客戶採用 18A 製程，更是對其領先策略的有力背書 。   

台積電的 Super Power Rail：穩健的演進者

作為市場的領導者，台積電採取了更為謹慎、以生態系為中心的演進策略。台積電將其 BSPDN 技術命名為「超級電軌」（Super Power Rail），並計劃在 2026 年的 A16 節點（1.6 奈米級）才正式導入，這是在其初代的 N2 與效能增強版的 N2P 節點之後 。   

這種分階段導入的策略，讓整個半導體生態系（包含客戶、EDA 工具供應商與 IP 設計公司）能夠先在 N2 節點上適應全新的 GAA 電晶體架構，之後再疊加 BSPDN 帶來的製程複雜性。這種層次化的產品藍圖為客戶提供了多元選擇：蘋果等行動裝置客戶可優先採用 N2 以獲取最高的電晶體密度；需要更高性能的客戶可選擇基於成熟 GAA 製程的 N2P；而像輝達（Nvidia）這樣追求極致 PPA 的頂級 HPC/AI 客戶，則可以等待技術更全面的 A16 。這個策略最大程度地分散了技術導入的風險。根據台積電的規劃，A16 相較於 N2P，預計將提供 8-10% 的速度提升或 15-20% 的功耗降低，同時帶來高達 1.10 倍的晶片密度增益 。   

三星的 SF2Z：堅定的追趕者

三星電子在 BSPDN 的競賽中處於追趕者的位置，其搭載該技術的 SF2Z 節點預計將在 2027 年進入量產 。儘管在時程上落後，三星正試圖透過提出極具吸引力的 PPA 增益來爭取客戶。三星公開宣稱，其 BSPDN 技術與傳統的正面供電 2 奈米晶片相比，將能實現 17% 的晶片尺寸縮減、8% 的效能提升以及 15% 的能效改善 。   

然而，三星面臨的主要挑戰不僅在於技術宣示，更在於量產的執行力。三星雖然是全球首家在 3 奈米節點導入 GAA 架構的廠商，但在初期卻面臨了良率與客戶採用的挑戰 。因此，三星必須向市場證明，他們有能力在 2027 年將結構更為複雜的 BSPDN 技術，以具備競爭力的良率與成本進行大規模量產，這將是其贏得客戶信任的關鍵 。   

主要晶圓代工廠 BSPDN 技術對比

晶圓代工廠	技術名稱	導入節點	電晶體架構	預計量產時間	宣稱效益（相較於無 BSPDN 節點）
Intel	PowerVia	Intel 20A / 18A	RibbonFET (GAA)	2024 H2 / 2025 H2	速度提升 5-6%，電壓降改善 30%
台積電 (TSMC)	Super Power Rail	A16	Nanosheet (GAA)	2026 H2	速度提升 8-10%，功耗降低 15-20%，密度提升達 1.10 倍
三星 (Samsung)	BSPDN	SF2Z	GAA	2027	速度提升 8%，功耗降低 15%，面積縮小 17%

這場競賽的背後，不僅是技術路線的選擇，更是商業模式與風險承擔能力的體現。Intel 作為尋求復興的挑戰者，必須承擔技術領先的風險，以獨特的優勢吸引客戶。台積電作為市場的捍衛者，則將生態系的穩定與可預測的執行力置於首位。而三星則試圖以顯著的 PPA 提升作為籌碼，期望在時程落後的情況下實現後發制人。這場技術賭局的結果，將深刻影響未來數年全球半導體產業的競爭格局。

設計流程的範式轉移：BSPDN 對 EDA 工具與 IC 設計的衝擊

BSPDN 的導入不僅是製造端的革命，它更對上游的積體電路（IC）設計流程與電子設計自動化（EDA）工具帶來了顛覆性的衝擊。數十年來，從 RTL 到 GDSII 的整個設計流程，都建立在一個根本性的假設之上：所有的佈線層都位於晶圓的正面 。BSPDN 的出現徹底打破了這個假設，迫使整個設計生態系必須進行一次由下而上的全面革新。   

EDA 工具的革命

現有的 EDA 工具無法處理一個同時存在於晶圓正面與背面的三維電網，這催生了對新一代設計工具的迫切需求：

• 佈局與繞線（Place & Route）： 傳統的佈局與繞線演算法必須重寫，以同時考量正面訊號線與背面電源線的佈局。佈局工具需要學習如何智慧地安插特殊的 nTSV 單元，以連接到背面的電網，尤其是在沿用舊有標準單元庫的過渡時期 。   

  
  

• 電源分析（Power Analysis）： 針對電壓降（IR Drop）與電子遷移（Electromigration）的分析引擎必須徹底重新架構。它們需要能夠精確模擬電流從背面電網，穿過 nTSV，最終抵達正面電晶體的複雜三維路徑，並計算沿途的電壓損失與物理應力 。   

  
  

• 寄生參數提取（Extraction）： 提取引擎必須升級，以準確計算背面金屬層與 nTSV 結構所產生的電阻、電容等寄生參數。這些參數的準確性直接影響到晶片時序與功耗分析的結果 。   

  
  

• 熱分析（Thermal Analysis）： 熱管理成為了前所未有的核心議題。新的 EDA 工具必須具備多物理場的模擬能力，能夠同時模擬晶片正面與背面的熱傳導。由於正面與背面的材料結構與散熱路徑截然不同，這使得熱分析的複雜度呈指數級增長 。   

  
  

新的設計挑戰

對於 IC 設計團隊而言，BSPDN 帶來了全新的挑戰與設計考量：

• 標準單元庫的重新設計： 目前業界廣泛使用的標準單元庫，其電源軌都設計在正面的金屬層上，與 BSPDN 架構完全不相容。整個產業需要投入巨大的時間與資源，開發並驗證專為背面供電設計的全新標準單元庫，這是一項浩大的工程 。   

  
  

• 熱管理的夢魘： 一個關鍵且違反直覺的挑戰是，BSPDN 在改善電氣性能的同時，卻可能惡化晶片的散熱性能。傳統設計中，正面的多層金屬電網同時也扮演著均勻散熱的角色。將這個龐大的金屬結構移到背面後，等於移除了一條主要的散熱通道。此外，由於佈線空間的釋放，電晶體可以封裝得更緊密，進一步提高了單位面積的功率密度。熱量現在必須主要從背面導出，這不僅要求晶片必須採用倒裝（Flip-chip）的封裝方式，更催生了對全新散熱解決方案的需求 。   

  
  

• 訊號遮蔽的困境： 長期以來，設計師習慣利用正面的電源與接地網來遮蔽（Shielding）敏感的類比電路或高速訊號線，以防止雜訊干擾。當電網移至背面後，如何在正面為遮蔽線路找到一個穩定且方便的電壓參考點，成為一個棘手的訊號完整性新問題 。   

  
  

這場由 BSPDN 引發的變革，在設計生態系中暫時形成了一道「鴻溝」。晶圓廠正在積極開發製造技術，但能夠有效利用這些技術的 EDA 工具與 IP 核卻相對滯後。這為早期採用者帶來了高昂的成本與風險。在此背景下，晶圓廠的競爭力不僅取決於其製造能力，更取決於其管理和培育設計生態系的能力。誰能更好地協同 EDA 夥伴，為客戶提供更成熟、更低風險的設計流程，誰就更有可能在這場世代變革中勝出。

協同效應：GAA 環繞式閘極架構與 BSPDN 的整合

在 2 奈米以下的先進節點，BSPDN 並非單獨存在的技術革新，它與另一項關鍵的電晶體架構變革——環繞式閘極（Gate-All-Around, GAA）——緊密相連、相輔相成。兩者的協同效應，共同構成了驅動半導體技術邁向埃米（Angstrom）時代的雙引擎。

GAA 的必要性

從平面電晶體到 FinFET，再到 GAA，是電晶體結構為克服物理極限而進行的必然演進。當電晶體的通道長度縮小到極致時，傳統 FinFET 的三面閘極結構已難以完全抑制電流洩漏（Leakage）。GAA 架構，通常以奈米片（Nanosheet）的形式實現，其閘極能夠從四面八方完全包裹住通道，提供了最優越的靜電控制能力，從而能夠在更小的尺寸下實現更低的功耗與更高的效能 。因此，Intel、台積電與三星均已在其 2 奈米級的製程藍圖中，明確採用 GAA 作為核心的電晶體架構 。   

釋放 GAA 的全部潛力

GAA 與 BSPDN 是一對具有高度協同性的技術組合。GAA 架構允許更密集的電晶體堆疊，並為標準單元高度的進一步微縮（例如從傳統的 6T 軌道縮減至 5T 軌道）創造了條件。然而，如果沒有足夠的佈線空間來連接這些高密度的邏輯單元，GAA 帶來的密度優勢將無從發揮。

BSPDN 正是為高密度的 GAA 設計提供了急需的「呼吸空間」。透過將佔用大量面積的電源軌移至晶圓背面，它釋放了所有正面的佈線軌道，使其可以專門用於連接 GAA 電晶體之間複雜的訊號網路 。可以說，如果沒有 BSPDN 來解決繞線擁堵問題，GAA 所帶來的高密度優勢將會被互連瓶頸所抵消。   

新的製造難題：機械應力

然而，這兩種尖端技術的整合也帶來了一個隱蔽而嚴峻的製造挑戰：機械應力（Mechanical Stress）的管理。BSPDN 複雜的製造流程，特別是晶圓薄化、與載體晶圓的鍵合、以及背面金屬層的沉積，會對整片晶圓引入顯著的物理應力 。這些材料之間熱膨脹係數的差異，會在加工過程中導致晶圓產生微小的形變與應變 。   

這種應力會直接傳導至晶圓正面結構精密的 GAA 奈米片通道上。由於奈米片是懸浮結構，對外部應力極為敏感。應力的改變會直接影響矽晶格的結構，進而改變電子與電洞在通道中的遷移率（Carrier Mobility），最終以不可預測的方式影響電晶體的開關速度與可靠性 。來自 Lam Research 等設備商的分析證實，背面連接方案確實會比傳統的正面方案在電晶體通道中產生更大的機械應力，這使得應力管理成為製程整合中最頂級的挑戰之一 。   

這意味著，2 奈米節點的成功，取決於對 GAA 電晶體性能與 BSPDN 製造流程的深度「協同最佳化」（Co-optimization）。晶圓廠再也無法將前端（電晶體製造）與後端（背面供電）的製程分開考慮。任何在背面製程中看似有益的調整，都可能對正面的電晶體特性產生意想不到的負面影響。因此，晶圓廠必須借助先進的技術電腦輔助設計（TCAD）工具，對整個系統的電氣、熱傳導與機械應力等多物理場效應進行綜合模擬。誰能率先掌握這種複雜的交互作用，在最大化 BSPDN 電氣效益的同時，將其對 GAA 電晶體產生的負面應力降至最低，誰就將在良率與性能上取得最終的勝利。這是在檯面之下的、一條決定未來成敗的隱形戰線。

驅動埃米時代：BSPDN 的戰略意義與未來展望

綜觀全文，背面供電網路（BSPDN）並非一項可有可無的附加功能，而是驅動半導體產業邁向埃米時代的一項不可或缺的基礎性技術。它為解決長期困擾摩爾定律的互連瓶頸問題，提供了最關鍵、也是目前看來最有效的方案。

BSPDN 所帶來的強大而穩定的電力輸送能力，精準地滿足了下一代人工智慧加速器與高效能運算處理器對龐大功耗的需求。可以預見，這項技術將成為支撐這些顛覆性應用持續成長的核心引擎 。因此，圍繞 BSPDN 的量產競賽，已然成為未來五年晶圓代工領域最具決定性的戰場。Intel 憑藉 PowerVia 的激進佈局，試圖打破現有市場格局，其成敗將深刻影響其晶圓代工服務的未來；而台積電透過 A16 的穩健推進，則展現了其作為市場領導者，對技術風險與生態系穩定的成熟掌控。   

更深遠的意義在於，BSPDN 為真正的三維晶片整合時代鋪平了道路。在實現 BSPDN 過程中積累的關鍵技術，例如極致晶圓薄化、高精度晶圓鍵合以及複雜的背面加工能力，都將是未來實現更先進架構的基石。這些技術將直接應用於互補式場效電晶體（CFETs）——將 N 型與 P 型電晶體垂直堆疊，以及更複雜的晶圓對晶圓（Wafer-on-Wafer）3D 堆疊技術 。   

晶圓的背面，已不再僅僅是承載正面榮光的基板；它已經成為半導體創新的下一個前沿陣地。BSPDN 的成功導入，將徹底改變晶片的設計與製造方式，為延續摩爾定律的經濟效益注入新的活力，並為一個由 AI 驅動、算力無所不在的未來，奠定最堅實的物理基礎。