CoWoS-S、CoWoS-R、CoWoS-L 到底差在哪？一篇看懂封裝進化三部曲

從矽中介層到封裝巨獸，CoWoS 每一個版本都有它的戰場。

在半導體技術的世界裡，有些創新靜悄悄地改變未來。2012 年，當台積電默默發表名為 CoWoS 的封裝技術時，或許沒幾個人知道，這將改變 AI 晶片的戰場。多年後，我們站在 AI 演算法與硬體需求爆炸的十字路口，赫然發現——真正撐起這一切的，是「晶片如何彼此溝通」的能力，而這正是封裝的本事。

有人說，摩爾定律走到瓶頸，工程師們就開始玩疊疊樂。但在 CoWoS 的語言裡，這不是疊，而是「整合」——高速、低延遲、極致的整合。

本文就是一把技術顯微鏡，帶你細看這三個看似只有一字之差的封裝架構，究竟藏了多少設計者的深謀遠慮。

CoWoS 是什麼？為何成為 AI 晶片的封裝王道？

CoWoS（Chip-on-Wafer-on-Substrate）是台積電於 2012 年推出的先進封裝技術，其目標是應對摩爾定律日漸遲緩、晶片效能難以靠單一製程提升的時代挑戰。CoWoS 的架構中，將多個裸晶（Die）安置於一塊矽中介層（interposer）上，該中介層再接到基板，構成完整模組。這樣的異質整合（Heterogeneous Integration）方式允許不同功能晶片共存，例如將高效能邏輯晶片與 HBM（High Bandwidth Memory）整合，實現低延遲與高速資料流。

在封裝技術演化中，CoWoS 是從 2D IC 延伸至 2.5D 的重要里程碑。比起傳統封裝，CoWoS 降低了電訊號的傳輸距離，提高了頻寬與能效比，特別適合大型 AI 模型訓練所需的龐大記憶體頻寬需求。這就像在同一棟大樓內設立不同部門，彼此之間以高速電梯互通，不再需要繞過外部道路。台積電正是靠這套封裝方案，成功吸引 NVIDIA、AMD、Google 等巨頭合作，建立起技術護城河。

CoWoS 的三種進化版本：

🔹 CoWoS-S（Silicon Interposer）

✅ 台積電官方確認 CoWoS-S 採用矽中介層與 TSV 技術，適用於高頻寬 AI 與 HPC 晶片，最大封裝尺寸約 2500 mm²。

CoWoS-S 是最初版本，也是目前台積電最成熟、最被廣泛採用的封裝方式。其技術核心是以「矽中介層」連接多顆晶片（如邏輯 Die 與 HBM），再透過 TSV（Through-Silicon Via，穿矽通孔）實現垂直電訊號穿透，將訊號由上層晶片快速導入底層連接。

矽中介層本身就像一片可布線的晶圓，具備極高布線密度與良好的電氣特性，能提供數百到數千組互連線路，資料傳輸延遲低、串音小，幾乎成為 AI 晶片封裝的首選。例如 NVIDIA H100 就採用此技術，搭配四組 HBM，達到每秒數 TB 的頻寬需求。然而，CoWoS-S 也因為使用高純度矽材與 TSV 製程，其成本極高，加工難度大，且中介層面積受到曝光機台限制，封裝尺寸上限大約為 2500 mm²。

🔹 CoWoS-R（Redistribution Layer Based）

✅ CoWoS-R 使用重分佈層（RDL）與局部矽中介層技術，支援彈性封裝設計，適合成本敏感型 AI ASIC 應用。

CoWoS-R 是為了因應成本與設計彈性需求所推出的變體版本。與 CoWoS-S 相比，CoWoS-R 採用重分佈層（Redistribution Layer, RDL）作為主要連線媒介，部分設計仍可保留矽中介層，但大多透過 RDL 技術將晶片間的訊號重新規劃路徑，以較低成本達成多晶片整合。

RDL 是指在封裝表面布建額外導線層，重新分佈 IO 腳位，並透過多層金屬層實現連線。儘管其布線密度與導電性不如矽中介層，但在中階運算或特化運算（如 AI 加速器、IPU）上已足敷使用。相較 CoWoS-S，CoWoS-R 不僅製程簡化、成本降低，還能支援多樣晶片尺寸與配置，是台積電封裝產品線中極具彈性的選項。不過，在極端高頻寬與訊號完整性要求的領域，RDL 仍略遜一籌。

🔹 CoWoS-L（Large Interposer）

✅ CoWoS-L 結合 CoWoS-S 與 LSI（Local Silicon Interconnect）技術，透過矽橋拼接突破單一中介層尺寸限制，支援 3000 mm² 以上面積，預期將應用於 NVIDIA Blackwell 架構等超大型 AI 系統。

CoWoS-L 可視為 CoWoS-S 的「巨大升級版」，專為超大型 AI 訓練平台與高整合度應用而設計。技術上延續 CoWoS-S 架構，但進一步突破矽中介層尺寸限制，開發出可支援 3000 mm² 以上的超大面積中介層技術。

為實現此一突破，台積電整合了先進光罩拼接（Mask Stitching）與大型晶圓處理工藝，使得單一封裝中能夠整合多顆大型晶片與更多記憶體模組。此設計允許封裝內部形成更龐大的互連網路，有效對應 GPT-5 等兆級參數 AI 模型所需資料流吞吐。不過，隨著封裝尺寸與密度增加，熱管理與封裝機械穩定性成為設計瓶頸，良率挑戰高昂。因此，CoWoS-L 通常僅見於旗艦級晶片，如未來 NVIDIA GB200 系列的高階版本。

技術比較一覽表

為了讓讀者能一目瞭然地掌握 CoWoS 三種版本的核心差異，我們整理出以下技術比較表格。此表不僅呈現各版本在中介層設計、頻寬效能與成本之間的取捨，也標註了它們各自對應的應用領域與具體代表產品。對於工程師來說，這張表就像是設計選型的參考地圖；對於產業觀察者而言，則揭示了先進封裝如何牽動 AI 晶片架構的演變。

技術版本	中介層設計	核心特色	頻寬等級	成本	適用範圍	關鍵應用
CoWoS-S	矽中介層 + TSV	高頻寬、製程成熟	高	高	HPC / AI 加速器	H100、MI300
CoWoS-R	矽中介層 + RDL	成本彈性、設計多元	中	中	中高階 AI ASIC	定製 IPU
CoWoS-L	超大矽中介層	封裝尺寸極限突破	極高	非常高	超大型模型訓練	GB200、高階 GPU

為何 CoWoS 是台積電的「秘密武器」？

隨著晶片效能越來越難靠單顆 SoC 實現突破，多晶片整合（Chiplet）成為趨勢，而封裝技術就是這場革命的主戰場。CoWoS 作為台積電封裝家族的頂尖代表，具備高頻寬、高彈性與高整合度三大特色，不僅滿足晶片設計者對 AI、5G、HPC 的需求，更與台積電的先進製程（如 N5、N3）無縫對接，形成強大的製造平台優勢。

在未來，當 AI 模型規模呈指數成長、資料中心電力與效率成為瓶頸時，像 CoWoS 這樣的封裝技術將扮演更關鍵的角色。正如同摩爾定律的黃金年代由製程主導，AI 世代的黃金戰場，則由封裝技術接棒續演。台積電正是憑藉 CoWoS，為「後摩爾時代」寫下新的技術篇章。

總結

台積電的 CoWoS 技術不僅是一種封裝方式，更是半導體產業在後摩爾時代中繼續突破效能限制的關鍵解法。從 CoWoS-S 的高頻寬與精密設計，到 CoWoS-R 所帶來的成本與彈性平衡，再到 CoWoS-L 針對 AI 訓練需求所打造的巨型封裝平台，這三種技術版本反映的不僅是工程上的選擇，更是市場策略與應用需求間的角力。每一個技術演進，背後都是製程能力、封裝創新與應用場景精算下的產物。

而 CoWoS 的價值，最終也不只是在於技術多先進，而是它如何實際支撐了 NVIDIA、AMD 等科技巨頭的產品佈局，如何讓晶片得以在功耗與空間極限下繼續進化。隨著 AI 應用愈趨龐大、運算需求不斷突破，我們可以預見封裝將從過去的配角，逐步走上舞台中央，成為主導晶片架構發展的主力。

也許你不是工程師、不是晶圓廠主管，甚至沒見過矽晶圓長什麼樣，但當你下一次看到 AI、HPC、5G 或自駕車相關新聞，想起這三個英文縮寫——CoWoS-S、CoWoS-R、CoWoS-L，不妨會心一笑：啊，那是晶片世界裡正在上演的一齣技術進化大戲。

畢竟，在這場資訊洪流與效能角力的賽局中，誰能封裝一切，誰就可能封王。