CoWoS 封裝、HBM 記憶體、FOWLP 封裝等半導體最夯技術一次看懂：小白也能秒懂的關鍵字地圖！

在半導體產業鏈裡，從光刻、電晶體設計到封裝堆疊，每個名詞背後都是關鍵技術與市場機會。你是否常在新聞中看到 CoWoS、HBM、Chiplet、TSV、GAAFET 卻霧煞煞？本篇懶人包將一次整理出最熱門的半導體關鍵字與實用解釋，讓你快速掌握 AI、晶片、封裝等熱門話題背後的技術本質。

上游篇：從材料與光開始 上游篇：從材料與光開始

在半導體的源頭，材料與光學技術扮演著開天闢地的角色。從晶圓製造、鍍膜、蝕刻到光刻，每一步都是打造奈米世界的基礎工藝。其中最重要的關鍵字之一，就是光刻（Lithography）與相關製程技術。隨著製程節點進入 5 奈米以下，極紫外光（EUV）成為領導者，直接決定了先進製程的成敗。

🔹 EUV（極紫外光微影技術）

EUV（Extreme Ultraviolet Lithography）是目前最先進的光刻技術，用於製作 5 奈米以下的晶片。它就像極精細的雷射雕刻機，在矽晶圓上「畫」出精密電路圖樣。 這項技術使用波長僅有13.5奈米的極紫外光來進行微影，是目前唯一能夠突破傳統深紫外光（DUV）光刻解析極限的關鍵設備。藉由極短波長的光束，EUV 可以將更細微的線路圖形精確地投影到矽晶圓上，為先進製程如 5 奈米、3 奈米甚至未來的 2 奈米鋪平道路。

舉例：EUV 就像在米粒上寫書法，沒有它，台積電的 3 奈米不可能誕生。

🔹 InFO（Integrated Fan-Out）

InFO（Integrated Fan-Out）是台積電開發的先進封裝技術，屬於扇出型封裝（FOWLP）的一種變體。相較於傳統封裝，它不需使用傳統的封裝基板，晶片可直接嵌入重分佈層（RDL）上，提升封裝密度與散熱能力。InFO 適用於智慧型手機、筆電等輕薄裝置，是 Apple A 系列晶片的核心封裝技術之一。

舉例：像是幫手機內部零件重新打包排列，讓空間用得更好，效能也更穩定。

🔹 3D IC（3D 積體電路）

3D IC 是將多層晶片垂直堆疊起來的封裝方式，透過 TSV（矽穿孔）等技術進行資料互通。相比 2.5D 封裝，3D IC 能大幅縮短訊號距離、提升速度與能源效率，是未來高效能運算架構的主流之一。

舉例：就像蓋樓房不是橫著排房間，而是往上堆疊，節省空間又能快速串聯各樓層。

🔹 DUV（Deep Ultraviolet Lithography，深紫外光微影）

DUV 是 EUV 技術問世前的主流光刻方式，使用波長 193 奈米的雷射進行線路微影製程。即使在 EUV 成本過高或產能有限的情況下，DUV 仍廣泛應用於成熟製程與特定邏輯電路製作中。

舉例：DUV 像是老牌職人，雖然不是最新潮，但可靠又穩定，仍是生產線上的重要角色。

🔹 Reticle（光罩）

Reticle 是在光刻過程中用來轉印晶片圖樣到晶圓上的模板。其解析度與品質直接影響線寬的精細程度，是影響良率與晶片性能的關鍵工具之一。

舉例：光罩就像製作章魚燒的模具，圖形精不精細、會不會沾黏，全靠它打底。

這些名詞在理解半導體製程邏輯與投資趨勢時都具有高參考價值，尤其對產業鏈分析與新技術選股方向非常關鍵。

中游篇：打造晶片靈魂的製程技術 中游篇：打造晶片靈魂的製程技術

中游製程是半導體技術演進的心臟地帶，從電晶體架構、電源設計到製程節點，每一項創新都直接決定晶片效能、能耗與良率。在這個階段，我們開始看到 FinFET、GAAFET、BSP（晶背供電）等技術如何攜手打造下一世代高效運算核心，並為 AI、手機與高效能伺服器鋪路。

🔹 FinFET（鰭式場效電晶體）

FinFET 是目前主流的晶片電晶體架構，用鰭狀結構增加接觸面積，提高效能與降低漏電。 FinFET 的創新在於將傳統平面電晶體結構變成立體鰭狀，讓閘極（Gate）可從三個方向控制電流流動。這種設計大幅提升控制能力與密度，也減少漏電流，是現代智慧型手機與高效能運算的主流製程技術。

舉例：就像把水管立起來流速更快，FinFET 是 CPU 製程進化的標準。

🔹 GAAFET（全環閘場效電晶體）

GAAFET 是 FinFET 的進化版，採用奈米線或奈米片通道，將閘極完全包覆通道四周，實現「全環控制」。這樣的架構讓晶體管在極小尺寸下仍能保有良好電性，是邁向 2 奈米以下製程不可或缺的技術。

舉例：GAAFET 就像用 360 度包覆的方式控制水流，不讓一滴漏掉。

🔹 BSP（晶背供電）

晶背供電改變了晶片的電力供應路徑，將原本位於前側的電源線搬至晶片背面，讓前側空出更多空間進行訊號布線。這不僅降低了訊號干擾與電阻，也改善整體功耗與性能，成為 2 奈米世代製程革新的重要突破。

舉例：等於幫晶片多開一條快速供電通道，效能直接升級。

下游篇：封裝與整合的魔法術語：封裝與整合的魔法術語

封裝與測試是半導體的最終舞台，更是晶片從裸晶（Die）變身為完整功能模組的關鍵。近年來，隨著 AI、高效能運算（HPC）與異質整合（Heterogeneous Integration）興起，「封裝」早已不是單純的保護與連接，而是成為提升效能與降低功耗的「技術本體」。本章節將帶你理解 CoWoS、HBM、FOWLP、Chiplet 等熱門名詞如何改寫晶片設計與整合邏輯。

🔹 CoWoS（晶圓上晶片封裝）

CoWoS 是台積電開發的 2.5D 封裝技術，能將邏輯晶片與高頻寬記憶體（HBM）或其他小晶片模組封裝在同一基板上，透過中介層與矽貫穿孔（TSV）實現高速資料傳輸，適用於 AI、HPC 等極端運算需求。

舉例：就像多台超跑裝在一艘戰艦裡，一起衝刺。NVIDIA H100 就用這種技術製作。

延伸閱讀：CoWoS 製程解析：AI 時代的先進封裝關鍵技術

🔹 HBM（高頻寬記憶體）

HBM 是一種透過 TSV 技術將多層記憶體堆疊起來的高頻寬記憶體架構，可與處理器晶片緊密封裝，提供極高的資料吞吐量與低延遲，成為訓練大型 AI 模型與高效能繪圖的理想搭配。

舉例：HBM 就像你家旁邊有一座高速公路，想要的資料一下就送到晶片內部。

延伸閱讀：探索高效能計算未來：CoWoS 技術詳解

🔹 FOWLP（扇出型晶圓級封裝）

FOWLP 將晶片直接嵌入扇出型模組中，並利用 RDL 技術將 I/O 腳位重新分佈，提升晶片的封裝彈性與散熱性能，適合用於高功率或輕薄裝置。

舉例：像給手機多裝了幾隻機械手臂，不但抓資料快，還不容易發燙。

🔹 Chiplet（小晶片模組）

Chiplet 架構是一種模組化晶片設計，將大型系統晶片拆分為數個小晶片，各自專責特定功能，如 CPU 核心、I/O 控制器、AI 加速器等，再透過先進封裝互相連結，提升設計彈性與降低製造成本。

舉例：像用樂高積木拼出超級電腦核心。

🔹 SoIC（異質整合晶片）

SoIC 是台積電的 3D 封裝方案之一，支援不同製程、不同功能的小晶片垂直堆疊，並透過直接晶片接合技術（Die-to-Die Bonding）實現超低延遲的內部通訊，打造真正異質整合的高密度晶片系統。

舉例：就像把 CPU、GPU、記憶體通通「三明治化」封裝起來。

🔹 FiNet（封裝中繼層互連技術）

FiNet 是台積電針對封裝內部開發的互連技術，提供超高密度與超低功耗的晶片間通訊通道。它就像晶片中的光纖公路，確保 Chiplet、SoIC 等元件之間資料傳遞又快又穩。

舉例：就像晶片之間的超級高鐵系統，讓資料高速往來不卡車。

🔹 TSV（矽穿孔技術）

TSV 是一種穿透矽晶圓的導通技術，用於連接不同晶片層之間的電路，支撐起 3D IC 結構。與傳統封裝相比，TSV 可以大幅縮短通訊距離、降低延遲與功耗，是異質整合關鍵技術之一。

舉例：你可以把 TSV 想成樓房裡的電梯井，讓不同樓層的晶片可以直通快遞資料。

延伸閱讀：CoWoS 製程解析：AI 時代的先進封裝關鍵技術

🔹 RDL（重新分佈層）

RDL 是在晶片封裝階段新增一層或多層金屬導線，將晶片的輸出入腳位重新導向更合適的位置，便於與外部封裝或其他模組接合，是 FOWLP 與 InFO 等扇出封裝技術的關鍵工序。

舉例：像幫插座重新拉線，讓你不用搬家具也能插電。

🔹 2.5D IC（平面異質整合）

2.5D 封裝透過中介層（Interposer）將多個功能晶片平面整合，形成一個封裝模組。它介於傳統封裝與 3D 封裝之間，能提供高速互連與較佳散熱性，常見於 AI 與 HPC 晶片設計中。

舉例：就像開放辦公室的座位設計，大家各司其職又溝通流暢。

補充篇： 系統架構與技術整合 快速總結表：一張圖背起所有熱詞！

技術名詞	中文解釋	角色（功能定位）	關聯技術（功能定位）
EUV	極紫外光微影技術	先進製程的核心光刻技術	N3/N2（先進製程節點，依賴 EUV 進行微影）
FinFET	鰭式場效電晶體	主流電晶體架構（16~5nm）	GAAFET（後續世代電晶體，接棒 FinFET）
GAAFET	全環閘場效電晶體	次世代電晶體架構（<3nm）	FinFET（前一代技術）、BSP（供電設計整合）
BSP	晶背供電	移動電源網至晶片背面，降低電阻	GAAFET（更有效率的電晶體設計）、N2（應用節點）
CoWoS	晶圓上晶片封裝	異質整合平台、支援高頻寬封裝	HBM（封裝內高速記憶體）、Chiplet（小晶片整合）、2.5D IC（封裝形式）
HBM	高頻寬記憶體	多層堆疊式高速記憶體	CoWoS（封裝平台）、SoIC（垂直封裝）、TSV（堆疊互連）
FOWLP	扇出型晶圓級封裝	提升散熱與訊號腳位數量	RDL（重新佈線）、InFO（扇出類封裝方案）
Chiplet	小晶片模組	模組化功能拆分設計架構	CoWoS（整合平台）、FiNet（模組互連）、RDL（腳位重分布）
SoIC	異質整合晶片	3D 堆疊整合封裝技術	Chiplet（封裝單位）、HBM（記憶體）、TSV（堆疊導通）
FiNet	封裝中繼互連	高速低功耗封裝內通訊通道	Chiplet（模組互通）、SoIC（3D 整合模組）
TSV	矽穿孔導通技術	實現晶片垂直連結的導通技術	SoIC（堆疊應用）、HBM（堆疊記憶體）、3D IC（多層封裝）
RDL	重新分佈層	I/O 導線重構與延伸佈局	Chiplet（訊號對應）、FOWLP（佈線彈性）、InFO（封裝延展）
2.5D IC	平面異質封裝	中介層整合多晶片，提升傳輸效率	CoWoS（封裝實現）、HBM（堆疊記憶體）、TSV（連接實現）

系統架構與整合篇：晶片設計 × 架構趨勢關鍵詞

🔹 EDA（Electronic Design Automation，電子設計自動化）

EDA 是設計晶片時不可或缺的軟體工具組，包括電路圖繪製、版圖設計、驗證模擬與時序分析等。現代晶片的複雜度極高，沒有自動化工具根本難以完成設計，主導廠商如 Synopsys、Cadence、Siemens EDA 在全球晶片設計中佔有核心地位。

舉例：EDA 就像建築師畫藍圖用的 CAD 軟體，是設計晶片的第一步，沒有它，所有設計都是空談。

🔹 CXL（Compute Express Link）

CXL 是一種新興的高速互連協定，可讓 CPU、GPU、AI 加速器與記憶體模組之間共享資料與記憶體空間，解決傳統 PCIe 無法即時共用的問題。CXL 被視為 AI 與資料中心架構重組的關鍵推手。

舉例：CXL 就像打通了不同 CPU 和 GPU 之間的任督二脈，讓大家可以一起讀寫資料而不卡關。

🔹 RISC-V（精簡指令集架構）

RISC-V 是一種開放原始碼的處理器指令集架構（ISA），相較於 ARM、x86 的專利限制，開源特性讓 RISC-V 更具彈性與成本優勢。從物聯網、手機晶片到國防應用，各國正積極投入發展。

舉例：RISC-V 就像是樂高自由拼裝版的 CPU 架構，想怎麼拼都可以，不必向 Intel 或 ARM 授權付費。

🔹 Advanced Packaging（先進封裝整合架構）

這是一個總稱，包含 2.5D、3D IC、Chiplet、SoIC、CoWoS 等整合封裝形式。隨著摩爾定律放緩，封裝從配角變主角，成為提升效能、減少功耗的主戰場。

舉例：先進封裝就像拼裝機器人，讓不同晶片像身體器官一樣協同運作，是下個世代系統架構的基礎平台。

🧩 封裝與記憶體新趨勢篇：先進整合 × 高頻寬堆疊

🔹 HBM3E（High Bandwidth Memory Gen3E）

HBM3E 是 HBM3 的升級版本，記憶體頻寬提升至每 pin 超過 9 Gbps，適合 AI 訓練、HPC 與資料中心應用。它支援更多堆疊層數與更高傳輸效能，是當前 NVIDIA、AMD 新一代晶片的核心記憶體規格。

舉例：HBM3E 就像把原本的高速公路拓寬加層，更多資料車輛同時通行，AI 模型可以更快完成訓練。

🔹 FOCoS（Fan-Out Chip-on-Substrate）

FOCoS（Fan-Out Chip-on-Substrate）是日月光（ASE）提出的封裝架構，將 FOWLP 技術與有機基板封裝結合，兼顧高頻寬與基板兼容性。FOCoS 支援高腳位數、高頻寬的模組整合，適用於高效能運算（HPC）與 AI 晶片，是日月光與台積電 CoWoS 在先進封裝領域的競爭方案。

舉例：FOCoS 像是另類設計的晶片裝甲，讓不同小晶片模組裝得緊又散熱好，跑起來不輸超跑。

🔹 Hybrid Bonding（混合接合技術）

Hybrid Bonding 是將兩塊晶片以銅銅結合（Cu-to-Cu）與介電層接合（Dielectric Bonding）方式緊密貼合，實現更高密度、更短互連距離與低功耗，是未來 3D IC 與 Chiplet 整合的核心技術之一。

舉例：Hybrid Bonding 就像用超強力黏合劑讓兩個樂高零件無縫貼合，不需插針也能傳資料，既快又省電。