【T&M 測試】電源完整性 (PI) 測試：為何 PDN 阻抗是 AI 晶片穩定的關鍵？

秒懂重點：沒有這項測試，就沒有下世代科技

想像一下，AI 晶片就像一個超級運動員（GPU），他在衝刺（運算）時需要心臟（電源供應器）瞬間泵出巨大的血液（電流），如果血管（電源分配網路 PDN）太窄或充滿血栓（阻抗太高），血液就無法及時送達，運動員就會瞬間缺氧暈倒（電壓驟降導致當機），更可怕的是，因為血流速度極快（高頻寬），血管壁的任何一點不平整都會引發湍流（電壓漣波），這些雜訊會像毒素一樣干擾大腦判斷。

PDN 阻抗量測，就是這場「血管造影手術」，它必須精準測量出血管在不同心跳頻率下的阻力，確保從直流電到數百兆赫茲的高頻範圍內，這條供電高速公路都絕對暢通平坦，沒有這項測試，再強的 AI 晶片都會因為「供血不足」或「血液不純」而淪為廢鐵。

測試技術白話文：原理與曠世挑戰

過去的測試瓶頸：為何傳統方法已不敷使用？

在傳統 CPU 或低功耗 IoT 裝置的時代，電流需求不大，電壓容忍度高，工程師通常只用示波器看看電源軌上的雜訊（Ripple），只要峰對峰值 (Pk-Pk) 沒超過規格（例如 50mV）就算過關。

但對於吃電怪獸般的 AI 晶片，這種方法完全失效：

1. 微歐姆級的挑戰：AI 晶片的 PDN 目標阻抗極低，通常在毫歐姆 (mΩ) 甚至微歐姆 (µΩ) 等級，傳統的三用電表或普通 LCR 表根本測不到這麼小的數值，連測試線本身的電阻都會蓋過待測物。

2. 頻寬的陷阱：電源雜訊不僅僅是直流或低頻問題，晶片內部的開關動作會在極寬的頻譜（從 kHz 到 GHz）上產生雜訊，如果 PDN 在某個特定頻率點（例如 100 MHz）有共振峰值（阻抗突然變大），那麼當晶片運作頻率剛好撞上這個點時，電壓就會失控波動，示波器只能看到時域的結果，卻無法告訴你「為什麼」會波動，也找不到那個致命的共振點。

3. 空間限制：AI 伺服器的主機板寸土寸金，去耦電容 (Decoupling Capacitor) 密密麻麻，如何在不破壞電路的情況下，將探棒接觸到正確的量測點，本身就是極大的物理挑戰。

核心測試原理是什麼？

PDN 測試的核心目標是繪製出阻抗 (Z) 對頻率 (Frequency) 的曲線，為了量測極低的阻抗，業界採用的黃金標準是「雙埠並聯穿透法 (2-Port Shunt-Through Measurement)」。

原理如下：

1. VNA 的角色：使用向量網路分析儀 (VNA)，它不僅能發送訊號，還能同時量測反射和傳輸的訊號。

2. 消除纜線誤差：普通的 2 線式量測無法消除纜線電阻，Shunt-Through 方法利用 VNA 的兩個埠（Port 1 和 Port 2）同時連接到待測點，Port 1 負責注入一個掃頻訊號（激勵電流），Port 2 負責量測該點的電壓反應。

3. 極低阻抗計算：透過量測 S21（傳輸係數），利用特定的數學公式，可以極其精確地推算出該點的阻抗值，這種方法能有效壓低雜訊底層，讓我們能「看見」低至微歐姆等級的阻抗變化，精準捕捉電容失效或佈線不良引起的每一個微小共振峰。

新一代測試技術的突破點

• 低頻 VNA 與 E5061B 的傳奇：一般的 VNA 頻率是從 MHz 起跳，但電源測試需要從極低頻（如 5 Hz）開始掃描，因此，專為 PDN 設計的 VNA 必須具備極寬的頻率覆蓋範圍（5 Hz 至數 GHz）。

• 浮動接地 (Floating Ground) 技術：為了避免儀器接地迴路 (Ground Loop) 造成的量測誤差（這在低阻抗測試中是致命的），先進的探棒或 VNA 會採用隔離輸入或共模變壓器 (Common Mode Transformer) 來切斷接地迴路，確保量測的是「真」阻抗。

• 專用瀏覽器探棒 (Browser Probe)：針對高密度 PCB，廠商開發了微距探棒，針尖間距可調且極小，能直接點測 0201 甚至 01005 封裝的微小電容兩端，實現精準的「點穴」量測。

產業影響與應用

完整驗證藍圖：從研發到量產的挑戰

挑戰一：元件選型與 VRM 驗證

在設計初期，必須驗證電壓調節模組 (VRM) 和去耦電容的特性，電容的容值會隨電壓偏壓 (DC Bias) 和溫度而變化（Derating），必須實測確認。

• 核心測試工具與技術要求：

  • 低頻向量網路分析儀 (VNA)：需支援從 Hz 等級起始的掃描。

  • 阻抗分析軟體：能將量測到的 S 參數轉換為阻抗曲線，並進行等效電路模型 (SPICE Model) 擬合，供模擬軟體使用。

挑戰二：PCB 級 PDN 阻抗最佳化

這是最關鍵的階段。工程師需要在主機板上實測 CPU/GPU 插槽背面的阻抗，確保在所有頻率點上，阻抗曲線都低於目標阻抗 (Target Impedance) 線。

• 核心測試工具與技術要求：

  • 2-Port Shunt-Through 測試治具：通常是同軸電纜改裝的探針或專用探棒。

  • 皮歐姆 (Picoprobe) 或微型探棒：用於接觸高密度的 BGA 區域，此階段的重點是消除探棒接觸電阻和校準 (Calibration)，通常使用 SOLT (Short-Open-Load-Thru) 標準校正件。

挑戰三：系統級電源漣波與暫態響應

驗證在真實負載（跑 AI 運算）下，電源的動態表現。

• 核心測試工具與技術要求：

  • 高解析度示波器 (10-bit/12-bit ADC)：搭配電源軌探棒 (Power Rail Probe)，這種探棒具有極高的直流偏置 (Offset) 能力（能扣除 12V 或 0.8V 的直流電），並具備高頻寬和低雜訊，能將微小的漣波（mV 等級）放大觀察，確認是否發生電壓下垂 (Droop) 或過衝 (Overshoot)。

應用為王：哪些產業的命脈掌握在它手中？

PDN 阻抗測試是高效能運算的基石：

• AI 伺服器與超級電腦：NVIDIA H100/B200、AMD MI300 等 AI 加速卡，其瞬間電流變化率 (di/dt) 極高，對 PDN 的平坦度要求近乎苛刻，台灣的伺服器供應鏈（如廣達、緯創、英業達）必須依靠此測試來確保系統穩定性。

• FPGA 應用：通訊基地台或高頻交易系統中的大型 FPGA，擁有多個複雜的電源軌，極易產生電源共振問題。

• 車用電子 (ADAS)：自駕車的中央電腦需要車規級的可靠性，電源完整性測試確保在車輛電系波動下，核心晶片仍能穩定運算。

前瞻未來：技術普及的挑戰與下一波趨勢

隨著晶片核心電壓越來越低（趨近 0.5V），目標阻抗將低至難以量測的境界，下一波趨勢是晶片內量測 (On-Die Measurement)，由於封裝和 PCB 的寄生電感影響越來越大，外部量測已無法完全代表晶片內部的真實情況，未來的電源管理 IC (PMIC) 或 CPU 本身將內建類似「示波器」的電路 (ODT)，即時回報晶片內部的電壓品質，與外部 T&M 儀器形成互補。

投資視角：為何「賣鏟子」的生意值得關注？

在 AI 算力競賽中，大家往往只關注 GPU 的算力 (TOPS)，卻忽略了支撐這些算力的「電力品質」，然而，隨著製程微縮，電源問題已成為導致良率下降和系統不穩定的頭號殺手。

提供 PI/PDN 測試解決方案的 T&M 公司，擁有獨特的護城河：

1. 類比量測的極致：量測微歐姆阻抗需要極致的類比電路設計能力，雜訊抑制是關鍵。這是純數位公司難以跨越的物理門檻。

2. 模擬與量測的閉環：頂尖 T&M 廠商提供了從「模擬設計」到「實機量測」的完整閉環解決方案，讓工程師能修正模擬模型的誤差，這是晶片設計公司的剛需。

3. 隱形但必要的市場：每一塊高階主機板、每一張顯卡、每一台伺服器，在出廠前都需要經過嚴格的電源測試。這是一個隨著算力需求成長而同步成長的剛性市場。

因此，關注那些能精準量測「心跳」與「血管」的 T&M 專家，就是投資 AI 硬體最底層的可靠性保障。

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