矽光子革命：跨越物理極限，解碼 2026 兆元級光電資本流向

市場現象：算力通膨下的隱形天花板

宏觀背景：2025 年底的算力悖論

觀察 2025 年第四季度的全球半導體市場，一個顯著的悖論正在浮現：儘管晶片製程已經逼近 2nm 甚至 1.4nm 的物理極限，單顆 GPU 的算力指標不斷翻倍，但整座 AI 算力中心（Data Center）的實際效能增長曲線卻開始趨緩。

數據顯示，當前頂級 AI 訓練集群的規模已普遍突破 10 萬卡互連，在這種超大規模並行運算中，"Compute"（運算）不再是唯一的稀缺資源，"Connect"（互連）成為了新的短板，當數據在晶片間傳輸的延遲（Latency）與能耗（Power Consumption）超過了運算本身的成本時，堆疊更多的 GPU 已經無法線性提升模型訓練速度。

市場資本已經敏銳地捕捉到這一訊號，傳統伺服器 PCB 供應鏈的估值正在經歷重構，而具備光電整合能力的先進封裝供應鏈則在資本市場獲得了高溢價，這並非一時的炒作，而是物理規律倒逼商業邏輯的必然結果。

預期與現實的裂痕

過去十年間，數據傳輸速率從 10Gbps 演進至 200Gbps/lane，銅線（Copper）一直是絕對的主流，然而，隨著電訊號頻率的提升，集膚效應（Skin Effect）和介電損耗（Dielectric Loss）使得銅線在長距離傳輸中的訊號衰減呈現指數級上升。

目前的現實是：為了維持訊號完整性，系統整合商被迫使用更昂貴的 PCB 材料（如 M7, M8 等級）、更短的傳輸距離，以及極高功耗的 Retimer 晶片來增強訊號，這導致了一個不可持續的成本結構——在最新的 AI 伺服器機櫃中，互連系統的功耗佔比已逼近 30%，嚴重擠壓了運算單元的能源預算，市場對於「無限算力」的預期，正撞上一堵看不見的「物理高牆」。

技術解碼：硬核邏輯與典範轉移

第一性原理：為什麼必須是光？

從物理學的第一性原理來看，電子（Electron）有質量且帶電荷，在導體中傳輸會相互干擾並產生熱量；而光子（Photon）無質量、不帶電，且玻色子（Boson）的特性允許其在同一空間（光纖）中透過波分複用（WDM）進行多路並行傳輸而不相互干擾。

在商業語言中，這意味著「頻寬密度」與「能效比」的數量級跳躍。傳統電訊號傳輸的能耗約為 10-20 pJ/bit（皮焦耳每位元），而矽光子技術有望將這一數字降低至 1 pJ/bit 以下，對於一座消耗數百兆瓦（MW）電力的超大型資料中心而言，這意味著每年數億美元的營運成本（OPEX）節省。

工程極限：從可插拔到 CPO 的演進

目前的技術瓶頸不在於「光纖」本身，而在於「光電轉換」發生的位置。

• 第一階段（過去）：可插拔模組（Pluggable Transceivers）。 光電轉換發生在伺服器面板的邊緣。電訊號必須在 PCB 上長途跋涉從 ASIC 晶片走到面板，這段路程是損耗的主戰場。

• 第二階段（現在）：NPO (Near-Package Optics)。 將光引擎移至 ASIC 晶片旁邊，縮短銅線距離，但仍保留在載板（Substrate）之上。

• 第三階段（未來 2026+）：CPO (Co-Packaged Optics)。 這是真正的終局。光引擎與 ASIC 晶片被封裝在同一個中介層（Interposer）上，銅線距離縮短至毫米級，甚至完全由矽光子線路取代。

演進路徑對比表

技術指標	傳統銅線 + 可插拔光模組	NPO (近封裝光學)	CPO (共同封裝光學)
互連能耗	15 - 20 pJ/bit	5 - 10 pJ/bit	< 1 pJ/bit
頻寬密度	低 (受限於面板尺寸)	中	極高 (受限於晶片邊緣)
訊號延遲	高	中	極低
封裝難度	標準 SMT 流程	高 (需考量散熱)	極高 (半導體級異質整合)

痛點與瓶頸：黎明前的黑暗

成本結構的兩難：CAPEX vs. OPEX

雖然 CPO 能顯著降低長期營運成本（OPEX），但其初期資本支出（CAPEX）卻面臨挑戰，目前的矽光子產業鏈尚未標準化，導致光引擎（Optical Engine）的製造成本居高不下。

一個關鍵的痛點在於良率（Yield）的數學問題。在 CPO 架構下，昂貴的 GPU/ASIC 運算晶片與光引擎被封裝在一起，如果光引擎出現故障，整顆價值數萬美元的封裝模組可能就需要報廢。這種「一損俱損」的風險，使得晶片製造商在導入初期極為謹慎，除非光引擎的良率能達到與邏輯晶片相當的 99.9% 以上水準，否則大規模量產的經濟帳難以打平。

供應鏈的脆弱環節：光源與熱管理

矽（Silicon）本身不發光，這意味著必須引入三五族化合物（如 InP 磷化銦）作為雷射光源，然而雷射器對溫度極度敏感，而 GPU 卻是巨大的熱源。將兩者緊密貼合在一起，在熱力學上是一個巨大的矛盾。

目前的解決方案傾向於使用「外置光源」（ELS, External Laser Source），即將雷射器單獨放在一個可更換的模組中，透過光纖引入晶片，這雖然解決了熱問題，但增加了封裝的複雜度與光纖耦合（Coupling）的難度，光纖與矽晶片之間的對準精度要求達到亞微米級，這對封裝設備提出了極高的要求，目前的產能瓶頸正卡在此處。

合規與標準化戰役

與通用的 USB 或 PCIe 接口不同，CPO 領域目前仍處於「戰國時代」，各大巨頭（NVIDIA, Intel, AMD, Broadcom）都在推行自己的互連標準，缺乏統一的標準導致上游供應商不敢貿然擴產，下游客戶則擔心被單一廠商鎖定（Vendor Lock-in），OIF (Optical Internetworking Forum) 等組織雖然在推動標準化，但技術路徑的收斂仍需時間。

未來資本：2026-2030 的資金流向

價值鏈的重新分配：誰是輸家？

矽光子技術的成熟將引發一場殘酷的價值鏈重組。最明顯的趨勢是：光通訊產業正在從「組裝業」轉變為「半導體業」。

傳統的光模組組裝廠（Module Makers）如果不能掌握矽光晶片設計或先進封裝能力，將面臨被邊緣化的風險。未來的價值核心將轉向兩個端點：

1. 上游：晶圓代工廠（Foundries）。 TSMC、Intel 等具備矽光製程（Silicon Photonics Platform）與先進封裝（如 CoWoS, EMIB）能力的巨頭，將吃掉光電整合的最大利潤。因為只有他們能解決光晶片與邏輯晶片的異質整合問題。

2. 核心：光引擎設計商（Optical Engine/DSP）。 能夠設計出高頻寬、低功耗 DSP（數位訊號處理器）與矽光子積體電路（PIC）的 Fabless 公司將成為併購標的。

投資主題：垂直整合 vs. 開放生態

資本市場正在觀察兩種路徑的博弈。一種是像 NVIDIA 這樣的垂直整合路徑，透過收購（如 Mellanox）掌握從晶片到互連的全部技術，提供封閉但高效的黑盒子，另一種是 Broadcom、Marvell 領導的開放生態，試圖建立通用的 CPO 平台。

未來的 Smart Money 將流向那些能夠解決「最後一毫米」問題的企業——例如專精於光纖陣列（Fiber Array）自動化耦合設備的廠商，或是開發出新型耐高溫雷射材料的材料科學公司，這些隱形冠軍往往被大眾忽視，但卻是產業鏈中不可或缺的「賣水人」。

情境分析：三種可能的未來

• 樂觀情境（2026 全面爆發）： CPO 良率突破關鍵閾值，成為高階 AI 晶片的標配，光互連從 Rack-to-Rack 延伸至 Chip-to-Chip，相關供應鏈營收呈現 J 型曲線。

• 中性情境（漸進式替代）： LPO (Linear Drive Pluggable Optics) 作為過渡方案延長了可插拔模組的壽命，CPO 僅在超高階 HPC 領域小規模應用，大規模普及推遲至 2028 年。

• 停滯情境（物理與成本雙殺）： 散熱問題無法有效解決，或是光電整合成本過高，導致產業回頭尋找新材料（如玻璃基板）來延續銅線壽命。

戰略展望

綜觀全局，矽光子不僅僅是一項技術升級，它是 AI 基礎設施從「電子時代」跨入「光子時代」的入場券。對於決策者而言，現在不是討論「是否」採用矽光子的時候，而是規劃「何時」以及「如何」切入供應鏈的問題。

2026 年將是驗證 CPO 量產能力的關鍵年份，資本市場的波動將不再反映對於技術願景的想像，而是對良率數據與訂單交付能力的殘酷考核，在這個轉折點上，能夠將光學物理的優勢轉化為商業成本優勢的企業，將掌握未來十年的運算霸權。