從 CPU、GPU 到 AI 晶片的未來拼圖：Chiplet 與 UCIe 如何重塑半導體設計

半導體設計的十字路口：為何需要 Chiplet？

長久以來，半導體產業遵循著摩爾定律的步伐前進，透過不斷縮小電晶體尺寸，在單一晶片上整合越來越多的功能與效能；然而，隨著物理極限的逼近，單純依靠製程微縮來提升晶片能力的難度與成本正急遽升高；大型、複雜的單體式系統單晶片 (Monolithic SoC) 在製造上面臨嚴峻的挑戰，特別是良率問題；晶片面積越大，單一缺陷導致整片晶圓報廢的風險就越高，這使得先進製程的成本效益越來越低；同時，不同功能的電路（如 CPU 核心、GPU 核心、I/O 單元、記憶體控制器等）對於製程技術的最佳要求並不相同；例如，CPU 核心可能追求最高的時脈速度，需要最先進的邏輯製程；而 I/O 單元則可能更看重穩定性與成本，使用較成熟的製程即可；將所有功能硬塞進同一種最先進、也最昂貴的製程中，不僅成本高昂，也未必是最佳的技術選擇；這些瓶頸，共同催生了對新型晶片設計方法的迫切需求，Chiplet（小晶片或晶粒）概念因此應運而生。

Chiplet 核心概念：化整為零的晶片樂高

Chiplet 的核心思想相當直觀：不再追求將所有功能整合在一個巨大的單體晶片上，而是將大型晶片拆分成數個功能獨立、面積較小的裸晶（Die），這些獨立的裸晶就是 Chiplet；每個 Chiplet 可以專注於特定的功能，例如 CPU 運算、圖形處理、高速 I/O、快取記憶體等；更關鍵的是，不同的 Chiplet 可以採用最適合其功能的製程技術來製造；例如，對效能要求極高的 CPU Chiplet 可以使用最先進的 5nm 或 3nm 製程，而對成本和功耗較敏感的 I/O Chiplet 則可以選用相對成熟且成本較低的 12nm 或 22nm 製程。

製造完成後，這些來自不同製程、不同功能的 Chiplet，再透過先進的封裝技術（Advanced Packaging）將它們精密地組裝、互連在一個中介層（Interposer）或基板（Substrate）上，形成一個功能完整的系統級封裝（System-in-Package, SiP）；這種作法就像是用標準化的「晶片樂高」積木來搭建一個複雜的系統，提供了前所未有的設計彈性與成本效益；透過 Chiplet，設計人員可以更靈活地組合不同的功能單元，加速產品的開發週期，並且因為單一 Chiplet 的面積縮小，顯著提高了製造良率，降低了整體成本。

關鍵的連結：從專有技術到 UCIe 標準化之路

Chiplet 的概念雖好，但要讓來自不同供應商、採用不同製程的 Chiplet 能夠順利「溝通」與協同工作，就需要一個共通的「語言」——也就是標準化的晶片到晶片（Die-to-Die, D2D）互連介面；在早期，一些領先的半導體公司，如 Intel 的 AIB（Advanced Interface Bus）和 AMD 的 Infinity Fabric，以及產業聯盟提出的 BoW（Bunch of Wires），都開發了自己的專有 D2D 互連技術；這些技術在其各自的生態系統內運作良好，但彼此之間並不相容，形成了技術壁壘，限制了 Chiplet 生態系的發展潛力。

為了打破藩籬，建立一個開放、互通的 Chiplet 生態系，業界迫切需要一個統一的標準；這促成了 Universal Chiplet Interconnect Express (UCIe) 標準的誕生；由 Intel、AMD、Arm、Qualcomm、TSMC、Samsung、ASE 等眾多產業巨頭共同發起和推動的 UCIe 聯盟，目標是定義一個開放、標準化的 D2D 互連規範，讓不同廠商設計和製造的 Chiplet 能夠無縫整合；UCIe 的出現，被視為 Chiplet 發展歷程中的關鍵里程碑，它為 Chiplet 的大規模應用和生態系的蓬勃發展奠定了基礎。

UCIe 技術解密：通用小晶片互連快車道

UCIe 標準定義了一個完整的、分層的 D2D 互連協定堆疊，目的在實現高頻寬、低延遲、低功耗的晶片間通訊；其主要組成部分包括：

1. 實體層 (Physical Layer, PHY)：  負責處理原始的電子訊號傳輸；UCIe 定義了不同的 PHY 選項，以支援不同的封裝技術和應用場景，包括標準封裝（如有機基板）和先進封裝（如使用矽中介層或 RDL 扇出層的 2.5D/3D 封裝，例如 TSMC 的 CoWoS、Intel 的 EMIB/Foveros）；這使得 UCIe 具備高度的靈活性，能適應不同的成本和效能需求。
   

2. 裸晶到裸晶適配層 (Die-to-Die Adapter)：  負責鏈路管理、參數協商和錯誤偵測等功能，確保 D2D 連線的可靠性與穩定性。
   

3. 協定層 (Protocol Layer)： 定義資料如何在 Chiplet 之間傳輸的規則；UCIe 的一個重要特性是其協定層的靈活性，它原生支援業界廣泛使用的 PCI Express (PCIe) 和 Compute Express Link (CXL) 協定；PCIe 主要用於 I/O 連接，而 CXL 則能實現更高效的記憶體共享和一致性（Coherency），這對於需要處理大量資料的 CPU、GPU 和 AI 加速器尤其重要；透過支援這些標準協定，UCIe 可以讓 Chiplet 之間的通訊模式與現有的系統架構無縫接軌。

UCIe 的目標是提供一個「隨插即用」的 Chiplet 互連解決方案，大幅降低整合不同來源 Chiplet 的複雜度和成本，加速創新產品的上市時間。

Chiplet 設計的權衡：優勢與挑戰

特性	單體式晶片 (Monolithic SoC)	Chiplet 設計
設計彈性	低；所有功能需整合於同一製程	高；可混合搭配不同製程、不同功能的 Chiplet
製造成本	高；尤其對於大型先進製程晶片，良率是關鍵	潛在較低；單一 Chiplet 面積小，良率高；可針對功能選用最適成本效益製程
良率	低；面積越大，缺陷影響越大	高；個別 Chiplet 的良率較高，有缺陷的 Chiplet 可被替換
上市時間	長；單一設計週期長，驗證複雜	潛在較短；可重複使用已驗證的 Chiplet IP，加速設計與驗證流程
效能 (潛力)	潛在最佳 (單晶片內部延遲最低)	需克服 D2D 互連延遲；但可透過整合更多專用核心/記憶體達成更高總體效能
技術複雜度	設計與驗證複雜度高	封裝技術、D2D 互連、散熱、測試 (KGD) 等環節帶來新的複雜度
生態系	相對封閉 (單一供應商主導)	趨向開放；UCIe 標準促進不同供應商 Chiplet 的互操作性

實踐中的挑戰：Chiplet 設計的關鍵考量

儘管 Chiplet 和 UCIe 帶來了巨大的潛力，但在實際應用中仍面臨一些關鍵挑戰需要克服：

1. 先進封裝技術： 將多個 Chiplet 精密地封裝在一起，需要複雜且昂貴的先進封裝技術，如 2.5D（使用矽中介層）或 3D 封裝；這些技術的成本、產能和良率仍然是需要持續優化的環節；
   

2. 互連效能： 雖然 UCIe 努力降低 D2D 的延遲和功耗，但晶片間的通訊速度和延遲，終究難以完全匹敵單體晶片內部的連接；如何在架構設計上彌補或隱藏這些延遲，是高效能運算應用需要仔細考量的問題；
   

3. 散熱管理： 將多個高效能 Chiplet 緊密堆疊或排列在一起，會產生巨大的熱量密度；如何有效地將熱量導出，避免過熱降頻甚至損壞，是封裝和系統設計的一大挑戰；
   

4. 測試與驗證： 在封裝之前，必須確保每一個 Chiplet 都是功能完好（Known Good Die, KGD）；開發高效且可靠的 KGD 測試方法，以及在封裝後對整個 SiP 進行系統級的測試與驗證，都增加了額外的複雜性；
   

5. 標準化與生態系成熟度： 雖然 UCIe 提供了一個基礎標準，但完整的 Chiplet 生態系還需要時間來發展成熟，包括 Chiplet IP 的多樣性、設計工具的支援、以及供應鏈的整合等。

克服這些挑戰，需要整個半導體產業鏈的共同努力與持續創新。

重塑未來晶片：Chiplet 在 CPU、GPU 與 AI 的應用版圖

Chiplet 架構的彈性使其在各種處理器設計中都展現出巨大的應用潛力：

• CPU (中央處理器)：  AMD 的 Ryzen 和 EPYC 處理器是 Chiplet 設計成功應用的典範；他們將高效能的 CPU 核心 Chiplet（採用先進製程）與一個獨立的 I/O Chiplet（採用較成熟製程）結合，實現了優異的效能、擴展性與成本效益；Intel 也積極擁抱 Chiplet (其稱為 Tile)，例如 Meteor Lake 和未來的處理器架構，透過 Foveros 等先進封裝技術整合不同功能的 Tile；
  

• GPU (圖形處理器)： 隨著 GPU 規模越來越大，單體式設計同樣面臨良率和成本的壓力；Chiplet 設計允許 GPU 製造商將龐大的圖形運算核心拆分成數個較小的 Chiplet，更容易實現更高的核心數量和效能擴展，同時保持合理的成本；未來的旗艦 GPU 預計將廣泛採用 Chiplet 架構；
  

• AI 加速器： 人工智慧和機器學習應用需要處理海量的資料，並執行密集的矩陣運算；Chiplet 架構非常適合 AI 加速器的設計，可以將大量的運算單元、高速記憶體（如 HBM）和 I/O 介面以 Chiplet 的形式靈活組合；例如，可以設計專用的 AI 運算 Chiplet，搭配高頻寬記憶體 Chiplet 和高速互連 Chiplet，打造出針對特定 AI 工作負載高度優化的加速器；UCIe 標準中的 CXL 協定支援，更為 AI 加速器提供了高效的記憶體共享與擴展能力。

Chiplet 不僅改變了單一晶片的設計方式，更可能催生出全新的、高度客製化的晶片類型，滿足不同市場區隔的特定需求。

展望未來：Chiplet 與 UCIe 的下一步

Chiplet 和 UCIe 的故事才剛剛開始，未來的發展充滿想像空間：

• 更先進的封裝技術： 3D 堆疊技術將進一步發展，允許多個 Chiplet 垂直堆疊，實現更高的整合密度和更短的互連距離；混合鍵合（Hybrid Bonding）等下一代互連技術有望提供更高的頻寬和更低的功耗；
  

• 光學互連 (Optical I/O)： 隨著頻寬需求的持續增長，傳統的電氣互連可能遭遇瓶頸；將光學 I/O 整合進 Chiplet 或封裝中，利用光子進行高速數據傳輸，被認為是未來解決 D2D 頻寬限制的潛在方案；
  

• 開放的 Chiplet 市場： 隨著 UCIe 標準的普及和生態系的成熟，未來可能會出現一個類似 IP 市場的開放 Chiplet 市場；設計公司可以從不同的供應商購買標準化的 Chiplet，像組裝電腦一樣快速搭建出客製化的晶片系統；
  

• 更深度的異質整合： Chiplet 不僅限於 CPU、GPU、AI，未來可能整合更多樣化的功能，如 RF 射頻單元、感測器、記憶體等，實現更高度整合和功能豐富的系統級封裝。

Chiplet 和 UCIe 標準的結合，正在推動半導體產業進入一個全新的「異質整合」（Heterogeneous Integration）時代，設計的重心從單一晶片的極致微縮，轉向系統級的架構創新與模組化整合。

結語：迎接 Chiplet 驅動的異質整合新時代

從單體式晶片到 Chiplet 設計的轉變，是半導體產業應對摩爾定律放緩、製造成本攀升以及應用需求多樣化的關鍵策略；Chiplet 提供了前所未有的設計彈性、成本效益和上市時間優勢；而 UCIe 標準的出現，則為這個充滿活力的 Chiplet 生態系打通了任督二脈，移除了互通性的障礙，加速了創新的步伐。

雖然仍有技術挑戰需要克服，但 Chiplet 和 UCIe 無疑正在重塑 CPU、GPU、AI 加速器乃至整個半導體設計的未來版圖；一個由可互換、可組合的「晶片樂高」所構築的新時代已經來臨，它將驅動下一波運算能力的飛躍，並為從個人電腦、資料中心到邊緣運算等各種應用帶來更強大、更高效、更客製化的晶片解決方案。