TSMC 3DFabric 是什麼？整合 CoWoS、InFO 與晶背供電的晶片堆疊革命
- Amiee
- 4月23日
- 讀畢需時 9 分鐘
什麼是 TSMC 3DFabric？從 CoWoS、InFO 到晶背供電，這篇文章帶你秒懂晶片「往上疊」的未來趨勢！為什麼 AI 晶片愈來愈強、體積愈來愈小？原來秘密藏在封裝裡！
晶片不是豆腐，但現在真的可以「疊起來」了
還記得我們曾經拿積木堆房子嗎？現在 TSMC（台積電）也開始把晶片像積木一樣疊起來，只不過這不是小朋友的遊戲，而是一場高達數十億美元的高效能運算革命。別以為這只是換個包裝的老招式，TSMC 推出的 3DFabric 技術，已經悄悄改寫了 AI 晶片與 HPC（High Performance Computing，高效能運算）的未來藍圖。
在這個「摩爾定律快撐不住」的年代，所有晶片設計師都在尋找突破瓶頸的新解法。TSMC 3DFabric 的出現，讓原本只能橫向擴展的半導體設計，得以改為垂直堆疊，形成一種如高樓大廈般的矽世界，將演算效能再一次推向巔峰。
那麼，什麼是 TSMC 3DFabric？為什麼從 NVIDIA 到 Apple 都搶著用？背後的技術到底是多厲害？別急，這篇文章就要幫你一層一層解開這個高階封裝的「洋蔥」構造，保證讓你看完忍不住說：哇～這真的不是普通厲害。
什麼是 TSMC 3DFabric？三大核心技術一次包辦
TSMC 3DFabric 是一個整合性的先進封裝平台，將多種不同晶片功能模組（如 CPU、GPU、記憶體）進行高密度整合，主要由以下三大技術組成：
CoWoS（Chip-on-Wafer-on-Substrate）： 將多個裸晶片（Die）同時封裝在一個晶圓片（Wafer）上，並搭配中介層（Interposer）作為高速互聯的媒介，可支援高頻寬記憶體（如 HBM）與多核心協同運算，特別適用於大型 AI 模型與雲端伺服器。
InFO（Integrated Fan-Out）： 是一種去基板化（substrate-less）封裝形式，晶片周圍可延伸出更多 I/O 接腳，實現高密度佈線與輕薄化封裝，特別適用於智慧型手機與可攜式裝置，像是蘋果的 A 系列處理器就使用 InFO。
BSP（Backside Power Delivery，晶背供電）： 將電源線路由晶片背面輸入，避免與訊號線爭奪通道空間，能降低電壓壓降（IR Drop）與功耗，有助於提升速度與散熱效率，是未來 2 奈米與以下製程的關鍵創新之一。
圖顯示了採用背面供電技術的先進邏輯晶片橫截面。圖中可見：
Front Side（前端）： 主要負責訊號與時脈分佈（Signals & Clock Distribution），位於晶片頂部的多層金屬層中。
Back Side（背面）： 電源與全域時脈（Power and Global Clock）由晶片底部導入，形成獨立的供電層，有助於降低 IR Drop 與提升 Power Integrity。 此設計使訊號與電源路徑分離，提升佈線效率並減少雜訊干擾，是台積電 A16 所採用之 Super Power Rail（SPR）架構的核心特色之一。
這三大技術構成了一個完整的封裝生態系統，各自扮演不同角色——
CoWoS 提供高頻寬資料互連的強大通道
InFO 擁有極致輕薄與高密度接腳擴展能力
而 BSP 則重塑電源設計的流向
從晶片背面提供更穩定的電壓與更佳的散熱路徑。這種整合方式不僅為晶片設計提供空間與熱的最佳解法，也讓設計師得以在同一封裝中自由選配不同功能、製程與架構的晶片模組，打造高度客製化、模組化的異質整合晶片（Heterogeneous Integration），成為 AI 與 HPC 高階應用中不可或缺的技術核心。
從橫向到垂直，晶片為什麼要「疊」？
橫向延伸的極限：摩爾定律快沒電了？
從 1970 年代開始，摩爾定律（Moore's Law）就像是一張「性能保證書」，預言每 18 至 24 個月，電晶體數量將翻倍，性能也隨之提升，這讓半導體產業得以不斷追求更小體積與更高效能的晶片。但隨著技術逐漸逼近矽的物理極限，例如量子穿隧效應、漏電流與發熱問題，傳統的縮製程（scaling）策略在進入 5 奈米以下時變得益發艱難且成本飆升。
再加上生成式 AI 與 5G、AR/VR、自駕車等新應用對運算密度與資料吞吐量提出極高要求，單純靠「更小、更密集」已無法滿足需求。因此，業界開始轉向立體堆疊的 3D IC（Three-Dimensional Integrated Circuit）架構，將不同功能的晶片（如邏輯處理單元與記憶體）垂直堆疊在一起，透過 TSV（Through-Silicon Via，矽穿孔）或中介層技術進行高速互聯，大幅縮短資料通道距離並提升封裝密度，這不僅延續了摩爾定律的精神，也開創了新的摩爾維度（More than Moore）發展方向。
垂直堆疊的優勢：
縮短訊號傳輸距離 減少延遲與功耗：在傳統 2D 晶片中，訊號從 CPU 到記憶體可能需要穿越整個晶片或多層封裝結構，導致速度慢與功率耗損；而 3D 封裝透過上下堆疊，晶片之間的互聯距離可降至微米等級，實現類似本地暫存的即時傳輸，讓處理器更快取得所需資料，進而降低功率消耗，提升運算效率。
垂直整合 HBM（高頻寬記憶體） 讓 AI 模型可即時處理大量資料：HBM（High Bandwidth Memory）是一種垂直堆疊的記憶體架構，透過 TSV（Through-Silicon Via，矽穿孔）實現多層 DRAM 晶粒之間的高速資料傳輸。與傳統 GDDR 或 DDR 記憶體相比，HBM 擁有更高的頻寬與更低的功耗。透過 CoWoS 等封裝技術，HBM 可直接堆疊在運算邏輯晶片旁邊或上方，縮短通訊距離並提升吞吐效率，這對於像 GPT 類神經網路、視覺模型或資料中心運算等需要處理龐大資料集的 AI 應用來說，尤其關鍵。
分層供電與散熱設計， 提升功率管理與溫度控制彈性：在 3D IC 結構中，隨著晶片層數增加，熱源密度也大幅上升，若無適當的散熱設計，容易形成所謂的「熱點」（hotspot），導致性能下降甚至損壞。為了因應這挑戰，先進封裝技術導入了分層散熱模組（如熱擴散層、金屬微通道、microfluidic 冷卻）與局部熱感測控制，提升整體熱效應管理能力。
同時，晶背供電（Backside Power Delivery）也與分層電源架構相輔相成：
傳統供電架構中，電源與訊號共用前段金屬層的佈線資源，容易造成訊號干擾與壓降問題；而 BSP 讓電源由晶片背面導入，大幅減少前段層的壅塞情況，提升功率密度與穩定性，讓複雜晶片更容易維持高速與低功耗運作。這種上下分工的供電與散熱策略，正是邁向 2 奈米與更小製程的關鍵支柱。
說白話一點，3D 封裝就像把原本擁擠的平面高速公路升級成立體交流道，不只拓寬了流量，更解放了空間與方向彈性。每一層晶片像是一層高架橋，各自承載不同的資料流與功能模組，彼此間透過高速垂直通道（如 TSV）進行即時通訊，讓資料不必再繞道而行。
這樣的架構不僅大幅縮短晶片內部的傳輸路徑，也能靈活配置電源與散熱系統，是目前面對 AI 訓練、雲端伺服器、HPC 等高頻寬、高效能、低功耗應用的最佳解法之一。根據 TSMC 與業界報告，採用 3DFabric 的 AI 晶片在系統級吞吐量與能效比（performance per watt）表現上已遠優於傳統封裝方案，證明這場封裝革命確實改變了遊戲規則。
技術總整理：CoWoS、InFO 與晶背供電的應用場景
以下表格為您整理 TSMC 3DFabric 中三大技術的比較與應用情境：
技術名稱 | 全名 | 技術特色 | 適用情境 | 使用代表 |
CoWoS | Chip-on-Wafer-on-Substrate | 大面積中介層整合多顆晶片、支援 HBM、高頻寬低延遲 | AI 晶片、HPC、GPU | NVIDIA、Broadcom |
InFO | Integrated Fan-Out | 去基板封裝、節省空間、成本優化、高密度 I/O | 行動裝置、智慧手機 | Apple、MediaTek |
BSP | Backside Power Delivery | 從晶片背面供電、降低功耗、改善訊號完整性 | 3D IC、先進製程邏輯晶片 | TSMC 2nm、Intel 20A |
這些技術如同不同路線的工具箱，設計師可依照晶片功能、封裝體積、頻寬需求與功耗目標，進行靈活搭配組合。例如，當設計一款高效能 AI 加速器時，可採用 CoWoS 搭配 HBM 提升記憶體頻寬；若目標是輕薄的行動裝置，可選擇 InFO 實現低剖面與高密度 I/O；而面對 2 奈米以下先進製程的高功率挑戰時，BSP 則能提供更穩定的電源供應路徑。透過這些可模組化組合的封裝策略，TSMC 3DFabric 協助客戶實現從資料中心到邊緣裝置的多元晶片應用布局。
為什麼產業巨頭都選擇 TSMC 3DFabric？
隨著 AI 模型越來越龐大，從 ChatGPT、Llama 到 Midjourney，每秒鐘都在消耗數百 TB 的運算資料。這些資料若要以高效能運算處理，就需要足夠的頻寬與低延遲支援。這正是 TSMC 3DFabric 發揮關鍵價值的地方。
幾大核心優勢：
支援高頻寬記憶體（HBM）： 透過 CoWoS 封裝平台，TSMC 能夠實現 CPU 或 GPU 與 HBM 記憶體的緊密整合，讓記憶體模組直接堆疊或緊鄰邏輯晶片，減少資料通訊延遲。此種封裝方式支援多層 HBM DRAM 串接至中介層（Interposer），每層可提供超過 1TB/s 的總資料頻寬。根據 TSMC 官方文件與 NVIDIA H100 架構公開資料，透過 CoWoS 封裝的 AI 晶片，其記憶體頻寬達 3TB/s，是傳統記憶體架構的 5 至 10 倍，為大型語言模型、圖形運算與高效能模擬提供強大支撐。
支援異質整合： InFO 與 CoWoS 可整合不同製程節點（例如先進邏輯製程搭配成熟類比晶片）、不同功能模組（如邏輯處理、記憶體、影像感測等）的裸晶，實現高彈性的異質整合（Heterogeneous Integration）。這種設計方式能提升晶片間的資料傳輸效率，降低系統延遲與功耗，同時加快產品上市時程。舉例來說，Apple 的 A 系列處理器就是透過 InFO 技術將 SoC 核心與周邊模組整合於單一封裝中；而 NVIDIA 的 H100 AI 晶片則採用 CoWoS，將高效能邏輯晶片與多顆 HBM 記憶體協同封裝，展現了異質整合的高度靈活與強大效能。
電源設計革新： 透過晶背供電（BSP），大幅減少功耗與壓降，提升晶片穩定度與壽命。BSP 的核心在於將供電網路（Power Delivery Network, PDN）移至晶片背面，與前段的訊號佈線分離，使原本用於電源的金屬層得以釋放給高速訊號使用，提升晶片內部佈線效率與訊號完整性。此設計也能降低電阻與壓降（IR drop），改善瞬間電流供應能力，讓晶片在高速運算情境下更加穩定。此外，晶背供電亦有助於簡化熱設計與功率分層管理，成為 2 奈米以下製程節點的重要推進力量。根據 TSMC 與業界技術簡報指出，BSP 為支撐 chiplet 架構、AI 晶片與高效能運算平台不可或缺的技術支柱，未來將成為主流封裝架構的標準元件之一。
此外，TSMC 已積極於南科與竹科擴建 CoWoS 封裝產線，以因應日益成長的 AI 與高效能運算（HPC）晶片需求，並同步導入先進的 InFO-L 技術（Integrated Fan-Out on Substrate），此技術結合 InFO 的高密度再分佈層（RDL）與傳統基板的機械穩定性，提升封裝良率與電氣性能。根據 TSMC 官網發布的資料顯示，InFO-L 具備更大尺寸與更高 I/O 數的設計彈性，特別適合應對大型 SoC、網通與伺服器晶片需求，並已獲得多家國際一線客戶驗證與採用，成為下一代高效封裝平台的關鍵佈局。
持續創新下的隱憂與挑戰
當然，每個技術突破背後，總伴隨不小的挑戰。3DFabric 要能大規模量產並達到成本效益，還得跨過幾座關卡：
熱管理挑戰：3D 結構封裝下熱源集中，需新型材料與冷卻方案（如 microfluidics）
測試與驗證難度高：封裝階段整合多晶片後，傳統測試技術需更新以捕捉封裝瑕疵
良率與成本壓力：異質整合失敗風險高，一旦其中一顆裸晶有缺陷，整顆封裝報廢
TSMC 與合作夥伴正積極發展先進測試技術與供應鏈韌性，以應對這些挑戰。EDA 工具商（如 Synopsys、Cadence）也已與 TSMC 展開深度協作，優化封裝設計流程。
從封裝看見未來晶片之路
封裝技術早已不是「後段加工」，而是主導晶片效能的新核心。從橫向拓展到垂直堆疊，從單一晶片到異質整合，TSMC 的 3DFabric 不只是製程的延續，更是邁向超級計算時代的門票。
對設計師而言，這是一座創意的積木工廠；對產業而言，這是性能與成本的最佳平衡；而對未來來說，這是 AI、量子運算、元宇宙等願景得以落地的技術橋梁。
想像一下，你手上的智慧手機、你用的 AI 工具，其實正悄悄承載著這場「封裝革命」的力量。
