晶片設計的「翻面革命」：晶背供電 (BSP) 為何是 2 奈米之後的必經之路？

手機電腦越來越快，但晶片快卡關了？🤔 救星來了！「晶背供電」(BSP) 把塞車的電源線移到晶片背面，就像幫城市交通蓋了地下電纜一樣！⚡️ 這樣做能讓晶片更快、更省電、塞進更多功能。Intel 已量產 (PowerVia)，TSMC (Super PowerRail @ A16)、Samsung 也將跟進，未來 AI、HPC、高階手機都靠它！

想像一下，尖峰時刻的台北市區，捷運、公車、汽車、機車全都擠在同一條忠孝東路上，是不是塞到讓人懷疑人生？

過去的晶片設計就有點像這樣，負責傳遞訊號的「訊號線」和負責供應電力的「電源線」，全都擠在晶片正面的微小空間裡互相卡位；隨著晶片越做越小、線路越塞越多，不只訊號容易塞車（延遲變高），電力輸送也像繞遠路一樣，耗能又可能「掉壓」（電壓不穩），限制了晶片的效能提升。

這時候，一群聰明的工程師靈光一閃：「既然地面交通這麼擠，那我們把電線桿跟電纜全都『地下化』如何？」於是，晶背供電 (Backside Power Delivery, BSP) 技術，有時也稱為 背面供電網路 (Backside Power Delivery Network, BSPDN)，就此誕生；這不是什麼偷工減料的後門工程，而是正規軍開闢的全新道路，直接從晶片的「背面」開一條高速公路專門輸送電力，把寶貴的正面空間，完全留給重要的訊號線。

這場由 BSP 發起的晶片「翻面革命」，正悄悄改寫著未來高效能晶片的遊戲規則。

前面塞爆了！傳統供電方式遇到什麼瓶頸？

在我們深入了解 BSP 的奧妙之前，先來看看傳統的前端供電 (Frontside Power Delivery) 到底遇到了什麼麻煩。

在傳統設計中，晶片就像一棟高樓大廈，每一層（金屬互連層）都有錯綜複雜的管線（導線）；這些管線有些負責傳遞資料訊號（像是網路線），有些負責供應電力（像是電源線）。當晶片製程微縮到 5 奈米、3 奈米，甚至往 2 奈米邁進時，這棟大樓裡的空間越來越小，但要塞進去的管線卻越來越多、越來越精密。

這就導致了幾個嚴重的問題：

1. 佈線壅塞 (Routing Congestion):  電源線和訊號線為了搶奪有限的正面金屬層空間，互相干擾，使得佈線越來越困難、越來越複雜；想像一下要在已經塞滿水管、電線的牆壁裡，再塞進一條新的光纖網路，難度有多高。
   

2. 電壓降增加 (Increased IR Drop):  電流需要通過越來越長、越來越細的金屬線路才能到達晶片的各個角落，這就像水流過又長又細的水管，壓力會不斷損失一樣；電壓降會導致晶片工作不穩定，甚至效能下降，尤其在高負載運作時更為明顯。
   

3. 功耗與散熱問題 (Power Consumption & Thermal Issues):  迂迴的供電路徑增加了電阻，導致更多能量以熱能的形式散失，使得晶片功耗增加、溫度升高，不利於追求極致效能與省電。
   

4. 限制邏輯密度 (Limited Logic Density):  為了確保穩定的電力供應，電源線往往需要佔用較大的佈線面積，這限制了可以在晶片正面放置更多邏輯單元 (Logic Cells) 的可能性，阻礙了晶片密度的進一步提升。

正是這些日益嚴峻的挑戰，迫使半導體產業尋找新的解決方案，而將供電網路移至晶片背面的 BSP 技術，便成為眾所矚目的焦點。

翻個面，海闊天空：BSP 技術如何運作？

晶背供電的核心概念其實很直觀：把供電網路從晶片正面（有多層金屬互連層負責訊號傳遞）移到晶片的背面（矽基板的另一側）。這就像是把城市的電力系統與交通號誌系統徹底分開，一個走地下，一個走地面，互不干擾。

實現這個目標，需要幾個關鍵技術的配合：

1. 超薄晶圓製程 (Wafer Thinning):  首先，必須將承載電晶體的矽晶圓背面進行研磨，使其變得非常薄，通常需要從原本約 700-800 微米（µm）的厚度，減薄到僅剩 20-30 微米甚至更薄；這就像要把厚厚的書本磨到只剩幾頁紙一樣薄，才能在背面進行加工。這個過程需要極高的精度控制，避免晶圓破裂或變形，通常會使用臨時鍵合 (Temporary Bonding) 技術，先將薄化後的晶圓固定在一個載體（Carrier Wafer）上進行後續處理。
   

2. 奈米矽穿孔 (nTSV, nano-Through Silicon Via):  接著，需要在薄化後的晶圓背面，蝕刻出微小的垂直通道，並填充金屬（如鎢 W 或銅 Cu），形成奈米矽穿孔 (nTSV)；這些 nTSV 就像是連接地下電力系統和地面用戶的「垂直電梯」，直接將背面的電力「輸送」到正面的電晶體。nTSV 的直徑非常小，大約在 50 到 150 奈米 (nm) 之間，且需要精準地對準正面的電晶體觸點，技術難度相當高。

   
   

   

   晶背供電 (BSP) 技術示意圖：透過奈米矽穿孔 (nTSV)，將位於晶片背面的供電網路 (標示為 Power) 直接連接至正面的訊號層 (Signal Layers)，實現電力與訊號路徑的分離，以解決傳統前端供電的佈線壅塞與效能瓶頸。

   
   

3. 背面金屬佈線 (Backside Metallization):  在晶圓背面製作專門的金屬導線層，形成完整的供電網路；這些導線通常比正面的訊號線更寬、更厚，以降低電阻，確保電力穩定高效地傳輸。
   

4. 與正面訊號層的整合:  最後，透過 nTSV 將背面的供電網路與正面的邏輯單元連接起來，同時確保電力和訊號之間有良好的隔離，避免互相干擾。

透過這樣的設計，BSP 成功地將電源線和訊號線這兩大系統「分層處理」，為解決前端供電的瓶頸帶來了曙光。

為何 BSP 是「好棒棒」的技術？三大關鍵優勢解析

將供電網路翻到背面，可不只是看起來很酷而已，它帶來了幾個實質性的好處：

1. 大幅降低電壓降 (Significant IR Drop Reduction): 這是 BSP 最直接、最重要的優勢之一。由於電力不再需要繞經正面複雜的多層金屬線路，而是透過 nTSV 直接從背面「走捷徑」供應給電晶體，供電路徑大幅縮短，電阻顯著降低；這使得電壓降（IR Drop）得以有效控制。 根據 Intel 在其 PowerVia 技術（Intel 版的 BSP）發表中揭露的數據，相較於傳統前端供電，PowerVia 可以將 IR Drop 降低約 30%。更低的 IR Drop 意味著更穩定的電壓供應，能讓晶片在更高的時脈下穩定運作，同時減少因電壓不穩造成的邏輯錯誤，提升整體效能與可靠性。
   

2. 提升晶片密度與設計自由度 (Increased Chip Density & Design Flexibility): 當笨重的電源線從正面移走後，正面的金屬互連層就有了更多空間可以專心處理訊號線的佈線；這使得工程師可以設計出更緊湊、更高效的標準單元 (Standard Cells) – 也就是構成處理器、記憶體等功能的基本邏輯閘電路。 傳統上，標準單元的高度常以「Track」（金屬佈線軌道的數量）來衡量，例如 6T（6-Track Height） 是常見的規格；但在 BSP 架構下，由於佈線空間的釋放，設計師有機會將標準單元縮小到 5T 甚至更低**。更小的標準單元意味著在同樣的晶片面積下，可以塞進更多的邏輯單元，顯著提升晶片的邏輯密度（根據 imec 的研究與模擬，密度可提升 10-20% 或更多），或者在相同邏輯數量下縮小晶片尺寸，降低成本。Arm 與 imec 的合作研究也驗證了這一點，採用 BSP 的 5T 設計，可以在維持功耗的同時提高邏輯覆蓋率。
   

3. 改善功耗效率與熱管理 (Improved Power Efficiency & Thermal Management): 更短的供電路徑不僅降低了電壓降，也減少了電能在傳輸過程中的損耗（P=I2R，電阻 R 降低，功耗 P 也隨之降低），提升了晶片的功耗效率 (Power Efficiency)。此外，將主要的供電網路移至背面，也有助於改善散熱；因為主要的發熱源之一（電源線電阻）被移到了與主要邏輯運算發熱區域（電晶體）不同的層級，並且背面的金屬層通常較厚，散熱能力較好，有助於分散熱點 (Hotspots)，降低晶片的峰值溫度。 根據 imec 的熱模擬分析以及 Intel PowerVia 的早期數據，BSP 架構有潛力將晶片熱點溫度降低數度（例如 5°C 或更多），這對於需要長時間高負載運作的 AI 或 HPC 晶片來說至關重要，有助於維持高頻運作的穩定性，並減緩電子遷移 (Electromigration) 等老化效應。

綜合來看，BSP 技術透過結構性的創新，一次解決了效能、密度、功耗與散熱等多方面的挑戰，這也是為何它被視為延續摩爾定律、邁向 2 奈米及更先進製程的關鍵推手。

三巨頭爭霸：TSMC、Intel、Samsung 的 BSP 技術比一比

面對 BSP 這塊兵家必爭之地，全球三大晶圓代工巨頭 – 台積電 (TSMC)、英特爾 (Intel) 和三星 (Samsung) – 自然不會缺席，紛紛端出了自家的解決方案，並規劃在未來的先進製程中導入。

以下是截至 2024 年底至 2025 年初，我們所知的各家 BSP 技術規劃概要：

廠商	BSP 技術名稱	預計首次導入節點	發表/預計量產時間	關鍵技術亮點	宣稱效益/目標
英特爾 (Intel)	PowerVia	Intel 20A	2024 年底量產	業界首個量產的單晶片 BSP 架構，搭配 RibbonFET (GAA) 電晶體。	提升 6% 頻率；IR Drop 降低 30%；單元密度提升。將持續優化導入 Intel 18A (2025)。
台積電 (TSMC)	Super PowerRail	A16 (1.6 奈米級)	預計 2026 年下半年	結合 Nanosheet (GAA) 電晶體、BSP 與先進封裝 (如 CoWoS)，強調系統級優化。	相較 N2P 製程：速度提升 8-10%、功耗降低 15-20%、晶片密度提升最高 10%。
三星 (Samsung)	BSPDN (名稱暫定)	SF2Z (2 奈米級)	預計 2027 年	將 BSPDN 整合進其第二代 2 奈米製程 (SF2)，搭配其 GAA 電晶體技術 (MBCFET)。	相較 SF2：預期能進一步提升效能、降低功耗並縮小面積（具體數據待公布）。

(註：以上時間點與數據為各公司公開發表之目標，實際量產時程與效能可能因技術進展與市場狀況調整。)

從上表可以看出：

• Intel 在 BSP 的量產時程上拔得頭籌，其 PowerVia 技術已率先導入 Intel 20A 製程，並將在後續的 18A 製程中持續優化，展現其重振製程技術領導地位的決心。
  

• TSMC 則將 BSP 技術 (Super PowerRail) 視為其 A16 節點（接續 N2/N2P 的下一代製程）的關鍵特色之一，結合其成熟的 Nanosheet 電晶體與先進封裝技術，目標是在 2026 年提供更全面的系統級效能提升。
  

• Samsung 也規劃在其 SF2Z 製程中導入 BSPDN，雖然時程稍晚，但同樣將其視為 2 奈米世代後半段提升競爭力的重要武器。
  

有趣的是，BSP 技術的發展，往往與下一代電晶體架構 GAA (Gate-All-Around，環繞閘極)，例如 Intel 的 RibbonFET、TSMC 的 Nanosheet 或 Samsung 的 MBCFET，相輔相成；兩者結合，才能最大化先進製程在效能、功耗、密度上的優勢。

可以預見，BSP + GAA 將成為後摩爾定律時代，推動半導體技術持續前進的兩大支柱。

BSP 的大顯神通：哪些應用場景最需要它？

雖然 BSP 技術好處多多，但導入初期成本較高、製程複雜，因此最先採用這項技術的，會是那些對效能、功耗和密度要求最極致的「高價值」應用：

1. 高效能運算 (HPC) 與資料中心處理器 (Server CPU/GPU): 無論是進行科學模擬、氣候預測的超級電腦，還是支撐雲端服務、大數據分析的資料中心，都需要處理器能在極高的功耗下（動輒數百瓦）長時間穩定運作；BSP 提供的低 IR Drop、高功耗效率和改善的散熱能力，正好滿足了 HPC 和伺服器晶片對極致效能與穩定性的苛刻要求。Intel 的 Xeon 系列處理器和資料中心 GPU (如 Gaudi) 預計將是 PowerVia 技術的首批受益者。
   

2. 人工智慧 (AI) 加速器 (AI Accelerators - GPU/TPU/NPU): 訓練大型 AI 模型（如 GPT 系列）或進行複雜的 AI 推論，需要龐大的運算能力；目前的 AI 晶片（如 Nvidia 的 H100/B100、Google 的 TPU）已經是功耗怪獸，未來的模型只會更大、更複雜。BSP 能夠提升晶片密度（塞入更多運算單元）、提高時脈、並有效管理功耗與散熱，對於打造下一代更強大、更節能的 AI 加速器至關重要。TSMC 的 A16 製程搭配 Super PowerRail，顯然瞄準了這塊高速成長的市場。
   

3. 高階行動處理器 (High-End Mobile SoCs): 雖然手機晶片的功耗限制比伺服器嚴格得多，但對效能和整合度的要求卻越來越高（例如：更強的 CPU/GPU、更快的 AI 處理、更複雜的影像處理）；BSP 釋放的正面佈線空間和提升的功耗效率，有助於在有限的體積和電池續航力下，塞進更強大的功能，同時維持良好的散熱表現。未來蘋果 (Apple) 的 A 系列或 M 系列晶片、高通 (Qualcomm) 的 Snapdragon 旗艦晶片等，都有可能在 2 奈米之後的世代導入 BSP 技術。
   

4. 先進通訊晶片 (Advanced Communication Chips - e.g., 5G/6G Baseband): 5G 甚至未來 6G 的基地台和終端設備，需要處理極高頻寬、低延遲的訊號，同時整合複雜的數位訊號處理和控制邏輯；BSP 有助於在高度整合的 SoC 中，更好地隔離敏感的射頻 (RF) 電路和數位邏輯電路，減少雜訊干擾，並提升整體系統的效能與穩定性。

基本上，只要是對效能密度 (Performance per Area) 和 每瓦效能 (Performance per Watt) 有著極致追求的領域，未來都很可能看到 BSP 技術的身影。

理想很豐滿，現實的挑戰與未來展望

儘管 BSP 前景看好，但要將其實現並普及，仍面臨不少技術和製程上的挑戰：

• 極致晶圓薄化與處理 (Extreme Wafer Thinning & Handling):  將晶圓磨到 20 微米以下，同時要確保其平整度、均勻性，並在後續製程中不破裂、不翹曲，是一大挑戰；這需要更先進的研磨、拋光、鍵合與解鍵合技術。
  

• 高深寬比 nTSV 的精準製造 (High Aspect Ratio nTSV Fabrication):  製造直徑僅數十奈米、深度卻達數微米甚至數十微米的 nTSV，其蝕刻、填充金屬、以及與正面電晶體的精準對位（Overlay Accuracy），對製程控制提出了極高要求，直接影響到良率與可靠性。
  

• 背面製程的熱預算控制 (Thermal Budget Control for Backside Process):  在晶圓背面進行金屬佈線等製程時，溫度不能過高，以免影響到正面已經製作好的精密電晶體結構。
  

• 設計與驗證的複雜性增加 (Increased Design & Verification Complexity):  EDA (電子設計自動化) 工具需要升級，以支援 BSP 架構下的佈局、繞線、模擬與驗證，設計流程也變得更加複雜。
  

• 封裝與測試的整合 (Packaging & Testing Integration):  晶片變成「雙面」都有功能層，需要新的封裝技術（如 Flip-Chip + BSP 的整合）和測試方法來確保最終產品的品質。
  

• 成本考量 (Cost Factor):  新增的背面製程步驟無疑會增加製造成本，初期可能只有最高階的晶片能夠負擔。

儘管挑戰重重，BSP 已被視為延續半導體微縮趨勢不可或缺的關鍵技術。隨著 Intel 的 PowerVia 率先投入量產，以及 TSMC 和 Samsung 的積極跟進，我們可以預期：

1. 逐步普及：  BSP 技術將從 20A/A16/SF2Z 等最先進節點開始導入，並隨著技術成熟和成本下降，逐步擴展到更多元的應用領域。
   

2. 持續優化：  未來的 BSP 技術可能會發展出更複雜的背面金屬層結構、更精密的 nTSV 製程，甚至與 3D 堆疊等異質整合技術更緊密地結合。
   

3. 生態系成熟：  EDA 工具商、設備商、材料商將持續推出支援 BSP 的解決方案，形成完整的產業生態系。

可以說，BSP 不僅僅是一項製程技術的革新，它更像是一次晶片設計思維的「翻轉」；透過將供電與訊號分離，為解決未來數十年半導體發展所面臨的物理極限，開啟了新的可能性。這場正在上演的「翻面革命」，值得我們持續關注。