GAAFET 完全解構：深入剖析 2 奈米節點的量測、材料與良率挑戰｜迎向埃米時代的關鍵密鑰

想像一下，如果您的智慧型手機反應速度能再提升十倍、處理複雜運算時的功耗大幅降低，甚至驅動更強大的人工智慧應用，這一切願景的實現，都深深依賴於一個比人類頭髮斷面直徑還要小上數萬倍的微小元件——電晶體的持續進化。數十年來，半導體產業如同追隨著摩爾定律的聖杯，不斷將電晶體做得更小、更快、更省電。然而，當主流的鰭式場效電晶體（FinFET）技術在逼近 3 奈米以下的物理極限時，其微縮效益已逐漸遞減，短通道效應與漏電流等問題日益嚴峻。在此關鍵時刻，環繞式閘極場效電晶體（Gate-All-Around Field-Effect Transistor, GAAFET）技術肩負著承先啟後的重任，被視為延續半導體輝煌、叩關 2 奈米甚至更先進製程節點的關鍵鑰匙。

本文將帶您深入 GAAFET 的微觀世界，不僅解析其運作原理與結構優勢，更將聚焦在其邁向尖端 2 奈米製程節點時，所必須正面迎戰的「量測」、「材料」與「良率」三大核心挑戰，並一同展望這項變革性技術如何為我們的數位未來奠定堅實的基礎。

GAAFET 是什麼？為何在 2 奈米世代至關重要？

在探討 GAAFET 之前，讓我們先簡要回顧電晶體微縮的歷程，每一次的製程節點推進，都代表著在同樣面積的晶片上，可以整合更多電晶體，帶來更強的運算效能與更低的單位成本，這是驅動科技產品日新月異的根本動力。

半導體製程微縮的漫漫長路與物理極限

從早期的平面型電晶體（Planar FET）到後來的 FinFET，工程師們不斷尋找更有效控制電流通道的方法，以抑制隨著尺寸縮小而加劇的漏電流與短通道效應。然而，當製程進入 5 奈米、3 奈米後，FinFET 的鰭狀結構在進一步微縮上面臨瓶頸，其閘極僅能從三面控制通道，靜電控制能力已達極限。

GAAFET：接棒 FinFET，延續摩爾定律的希望

GAAFET 的出現，為半導體產業帶來了新的曙光。其核心概念是讓閘極材料完全包覆整個電流通道，無論通道是奈米線（Nanowire）還是更寬的奈米片（Nanosheet）形態，都能實現近乎完美的四面或環繞式靜電控制。這種結構上的躍進，使其在抑制漏電流、提升驅動電流、降低操作電壓等方面，均展現出超越 FinFET 的潛力，成為 2 奈米及未來埃米（Ångström）時代的理想選擇。三星率先於 3 奈米節點導入其稱為 MBCFET（Multi-Bridge Channel FET）的奈米片 GAAFET 技術，而台積電與英特爾也規劃在 2 奈米節點導入 GAAFET 架構，足見其戰略重要性。

GAAFET 核心原理深入解析

GAAFET並非一蹴可幾的技術，它的誕生是電晶體結構演進的必然結果，旨在解決前代技術所面臨的物理限制。

從平面 FET 到 FinFET，再到 GAAFET 的演進之路

平面 FET (Planar FET) 的侷限

傳統的平面 FET，其閘極僅位於通道的上方，隨著閘極長度不斷縮小，源極和汲極的電場對通道的影響越來越大，導致閘極對電流的控制能力減弱，產生嚴重的短通道效應與漏電流問題，如同一個關不緊的水龍頭。

FinFET 的崛起與貢獻

為了解決此問題，FinFET 將通道設計成立體的鰭狀結構，讓閘極可以從三面包圍通道，大幅改善了靜電控制能力，成功將半導體製程推進至 7 奈米甚至 5 奈米世代，扮演了超過十年的中流砥柱角色。

GAAFET 的結構優勢：奈米片 (Nanosheet) 與奈米線 (Nanowire)

GAAFET 更進一步，將通道製作成完全被閘極材料包裹的奈米線或多層堆疊的奈米片。奈米線 GAAFET 的通道截面是圓形或方形細線；而奈米片 GAAFET 則是將通道設計成扁平的片狀結構，透過堆疊多層奈米片，可以在相同的佔地面積下，獲得更大的有效通道寬度，從而提高驅動電流。目前主流廠商在 2 奈米節點多傾向採用奈米片結構，因其在性能與製程整合上更具優勢。

GAAFET 的基本結構與運作方式

更佳的靜電控制能力

由於閘極材料完整包覆通道，GAAFET 能夠最大化閘極對通道內載子（電子或電洞）的控制力，這意味著在更低的電壓下就能有效地開啟或關閉電晶體，並且能更有效地阻止電流在電晶體關閉狀態時「偷偷溜走」。

有效降低漏電流與短通道效應

優異的靜電控制直接帶來的好處就是大幅降低漏電流，並顯著抑制各種短通道效應，如汲極引致能障下降（DIBL）等。這使得 GAAFET 即使在極小的尺寸下，依然能保持良好的開關特性，為持續微縮提供了可能。

關鍵挑戰一：2 奈米 GAAFET 的精密量測難題

當電晶體的特徵尺寸縮小至原子級別的 2 奈米時，任何微小的製程偏差都可能導致元件性能的巨大差異甚至失效，這對量測技術提出了前所未有的挑戰。

奈米尺度下的「失之毫釐，差之千里」

在 2 奈米節點，GAAFET 的奈米片厚度可能僅有數個奈米，片與片之間的間距也極其微小。對這些尺寸的精準量測與控制，是確保電晶體性能一致性的基礎；任何原子等級的波動，都可能影響最終晶片的運作。

3D 結構帶來的量測複雜性

相較於 FinFET，GAAFET 的多層堆疊奈米片結構更為複雜，許多關鍵尺寸隱藏在結構內部，傳統的表面量測技術難以企及。

奈米片厚度、寬度、間距的精準控制

如何精準量測每一層奈米片的厚度、寬度、形狀，以及它們之間的垂直間距和對齊精度，是極大的挑戰；這些參數直接影響電晶體的電流大小與開關速度。

埋藏界面與缺陷的非破壞性檢測

奈米片與閘極介電層、源汲極之間的界面品質至關重要，任何界面缺陷或污染物都可能成為漏電路徑或效能殺手。如何在不破壞元件結構的前提下，檢測這些埋藏的微小缺陷，需要創新的量測手段。

先進量測技術的需求與發展

為應對這些挑戰，業界正積極開發和導入更先進的量測技術，例如：

• 光學散射量測 (Optical Critical Dimension, OCD)： 透過分析光與奈米結構相互作用後的散射光譜，來反推結構的關鍵尺寸，具有非破壞性與高通量的優點。
  

• X 光量測技術： 如小角度 X 光散射（CD-SAXS）、X 光反射（XRR）、X 光螢光分析（XRF）等，利用 X 光的穿透性來獲取更深層的結構與材料組成資訊。
  

• 電子顯微鏡技術的提升： 穿透式電子顯微鏡（TEM）和掃描式電子顯微鏡（SEM）雖然主要用於製程開發階段的分析，但其解析度和自動化程度也在不斷提升，以提供更精細的結構驗證。

關鍵挑戰二：2 奈米 GAAFET 的材料科學革命

除了結構的革新，GAAFET 的實現也高度依賴材料科學的突破，從通道、閘極介電層到金屬閘極，都需要新材料的導入與精密製程的配合。

通道材料的創新：矽的極限與替代者的探尋

雖然矽（Si）依然是主流的通道材料，但其載子遷移率在極小尺度下已難有提升。

• 應變矽鍺 (Strained SiGe)： 在 P 型電晶體（PMOS）中引入應變矽鍺作為通道材料，可以提高電洞遷移率，已成為 FinFET 時代的標準做法，並將延續至 GAAFET。對於 NMOS，則可能採用應變矽或探索其他高遷移率材料。
  

• 其他 III-V 族或二維材料： 儘管目前尚未大規模應用，但學界與產業界持續研究如銦鎵砷（InGaAs）等 III-V 族化合物半導體，或如二硫化鉬（MoS₂）等二維材料作為未來通道材料的潛力，它們具有更高的電子遷移率。

高介電常數閘極介電層 (High-K Gate Dielectric) 的新要求

為了在縮小尺寸的同時維持足夠的閘極電容以有效控制通道，需要使用高介電常數（High-K）材料取代傳統的二氧化矽。

介面品質與漏電流的平衡

在 GAAFET 中，High-K 材料需要完美包覆奈米片通道，確保與通道之間形成高品質的介面，以減少界面態密度（Dit）並抑制漏電流。常用的材料如二氧化鉿（HfO₂）及其改良型，仍是研究重點。

等效氧化層厚度 (EOT) 的持續微縮

業界追求更低的 EOT 以提升性能，但過薄的介電層容易產生漏電和可靠性問題，如何在兩者間取得平衡是一大挑戰。

金屬閘極 (Metal Gate) 與接觸電阻的優化

配合 High-K 介電層，需要使用特定功函數（Work Function）的金屬閘極材料，以精確調控電晶體的閾值電壓（Threshold Voltage, Vt）。此外，隨著元件尺寸縮小，源極、汲極與通道之間的接觸電阻佔總電阻的比例越來越大，成為限制性能的主要瓶頸之一，需要開發新的低電阻接觸材料與技術。

原子層沉積 (ALD) 與原子層蝕刻 (ALE) 等精密製程技術

GAAFET 的製造極度依賴能夠實現原子級精度控制的製程技術。原子層沉積（ALD）可以沉積厚度均勻、保形性極佳的薄膜，是製作 High-K 介電層和金屬閘極的關鍵；而原子層蝕刻（ALE）則能以原子級的精度移除材料，對於奈米片的釋放與圖案化至關重要。這些技術的穩定性與效率，直接影響 GAAFET 的性能與良率。

關鍵挑戰三：2 奈米 GAAFET 的良率提升困境

即使擁有了精密的量測工具和先進的材料，如何將數十億甚至數百億個功能完好、性能一致的 GAAFET 電晶體整合在一片晶圓上，並實現可接受的良率，依然是 2 奈米世代最艱鉅的挑戰之一。

製程步驟倍增下的累積誤差風險

GAAFET 的製造流程比 FinFET 更為複雜，例如需要透過磊晶（Epitaxy）生長多層不同成分的薄膜（如 Si/SiGe 交替疊層），然後選擇性蝕刻犧牲層以形成懸浮的奈米片通道。每增加一道製程步驟，都可能引入新的變異來源或缺陷，累積誤差的風險也隨之提高。

奈米片堆疊與圖案化的一致性難題

確保每一層奈米片的厚度、寬度、形貌以及它們在垂直方向上的對準都高度一致，是極大的挑戰。在奈米片釋放過程中，如何避免結構的塌陷、扭曲或斷裂，也考驗著製程控制的極限。

EUV 微影技術的角色與挑戰

極紫外光（EUV）微影技術是實現 2 奈米圖案化的核心，但其面臨隨機性效應（Stochastic Effects）導致的線邊緣粗糙度（LER）、線寬粗糙度（LWR）以及圖案缺陷等問題。在 GAAFET 中，這些微小的圖案偏差都可能對最終元件的電性產生顯著影響。

缺陷密度控制與缺陷來源分析

隨著元件尺寸縮小，以往可容忍的微小缺陷，在 2 奈米尺度下都可能成為致命傷。如何有效降低整體缺陷密度，並快速準確地定位、分析新型態缺陷的來源（例如奈米片堆疊過程中產生的層間缺陷、ALD/ALE過程中的殘留物等），是提升良率的關鍵。

整合複雜性與成本考量

GAAFET 製程的高度複雜性，不僅對技術是一大考驗，也直接推升了研發與製造成本。如何在追求極致性能的同時，兼顧生產效率與成本效益，是半導體製造商必須面對的現實問題。

關鍵挑戰總結：GAAFET 的三大戰役

挑戰領域	具體問題點	潛在解決方案/研究方向
精密量測	奈米片尺寸（厚度、寬度、間距）精準控制困難	發展高解析度光學散射量測 (OCD)、先進 X 光量測技術 (CD-SAXS, XRR)、提升電子顯微鏡分析能力
	3D 結構內部埋藏界面與微小缺陷檢測不易	開發非破壞性檢測技術、結合多種量測手段進行綜合分析、引入 AI 輔助缺陷識別
材料科學	矽基通道材料載子遷移率瓶頸	導入應變工程（如 SiGe）、探索 III-V 族化合物半導體或二維材料作為新通道
	High-K 介電層在極薄情況下的漏電流與可靠性	開發新型 High-K 材料、優化 High-K/通道介面品質、透過材料堆疊或摻雜改善特性
	接觸電阻隨尺寸縮小而急劇增加	研究新型低電阻接觸材料、優化接觸界面製程、採用新的接觸結構設計
良率提升	製程步驟繁多導致累積誤差與缺陷風險增高	嚴格控制各製程步驟的均勻性與穩定性、強化製程中的即時監控 (in-situ metrology)
	奈米片堆疊、釋放、圖案化的一致性與結構完整性難以確保	優化磊晶生長與選擇性蝕刻製程、提升 EUV 微影的圖案保真度與覆蓋率、開發應力控制技術以防結構塌陷
	新型態缺陷的產生與識別困難	建立針對 GAAFET 的缺陷庫與分析方法學、利用大數據與機器學習進行缺陷預測與分類

GAAFET 技術比較與優劣勢分析

為了更清晰地理解 GAAFET 的定位，我們可以將其與前代的 FinFET 技術進行比較。

GAAFET vs. FinFET：全方位對比

比較維度	FinFET	GAAFET (Nanosheet)
結構特徵	鰭狀通道，閘極三面包裹	奈米片通道，閘極四面/環繞包裹
閘極控制能力	良好	極佳
漏電流	相對較高	更低
短通道效應抑制	較好	非常好
驅動電流	可透過增加鰭片數量提升	可透過調整奈米片寬度與堆疊層數靈活提升
設計彈性	鰭片高度固定，寬度調整受限	奈米片寬度可調，提供更大設計自由度 (Vt 調整)
製程複雜度	相對成熟，但微縮面臨挑戰	更高，尤其在奈米片形成與堆疊
主要應用節點	22nm 至 3nm (部分廠商)	3nm (部分廠商) 及 2nm 以下

不同 GAAFET 結構（奈米片 vs. 奈米線）的特性差異

一般而言，奈米線 GAAFET 具有最佳的靜電控制能力，但其有效通道寬度較小，驅動電流相對有限。奈米片 GAAFET 則透過加寬通道（形成片狀）並進行堆疊，能夠在維持良好靜電控制的同時，大幅提升驅動電流，因此成為當前 2 奈米節點的主流選擇。奈米片的寬度還可以作為一個設計參數來調整閾值電壓，增加了設計的靈活性。

GAAFET 的應用場景與市場潛力

GAAFET 技術的成功導入，將為眾多對性能與功耗有極高要求的領域帶來革命性的改變。

高效能運算 (HPC) 與資料中心

HPC 和資料中心需要處理海量的數據和複雜的運算任務，對晶片的運算能力和能源效率有著無止境的追求。GAAFET 帶來更高的性能和更低的功耗，有助於打造更強大的超級電腦和更節能的資料中心基礎設施。

人工智慧 (AI) 與機器學習晶片

AI 模型的訓練和推論對運算資源的需求極大。GAAFET 提供的更高電晶體密度和更優的 PPA（Performance, Power, Area），將使 AI 晶片能夠在更小的面積內集成更多運算單元，加速 AI 技術的發展與普及，從雲端到邊緣裝置皆能受益。

行動裝置與低功耗應用

對於智慧型手機、穿戴裝置等電池供電的行動產品而言，功耗是至關重要的考量。GAAFET 能在更低的電壓下運作，有效降低功耗，延長電池續航力，同時提升處理複雜應用的能力。

其他前瞻性應用領域

除了上述主要領域，GAAFET 的潛力還將擴展至自動駕駛、物聯網（IoT）、元宇宙等新興應用，這些領域同樣對晶片的性能、功耗和集成度有著高度期待。

未來發展趨勢與技術展望

GAAFET 雖然是當前最先進的電晶體架構，但半導體技術的探索永無止境，GAAFET 自身也存在持續演進的空間。

堆疊式 GAAFET (CFET) 的可能性

互補式場效電晶體（CFET, Complementary FET）被視為 GAAFET 之後的潛在候選技術之一。CFET 的概念是將 NMOS 和 PMOS 電晶體垂直堆疊起來，而不是並排擺放，從而大幅縮小標準邏輯單元的面積，實現更高的電晶體密度。這需要在 GAAFET 的基礎上，克服更為複雜的製程整合挑戰。

二維材料 (2D Materials) 的導入

如前所述，以二硫化鉬（MoS₂）、二硒化鎢（WSe₂）等過渡金屬硫族化合物（TMDCs）為代表的二維材料，因其原子級的厚度、優異的載子遷移率和無懸浮鍵的表面特性，被認為是未來取代矽作為通道材料的潛力股，有望實現更極致的微縮和更低的功耗。

系統製程協同優化 (STCO) 與設計工藝協同優化 (DTCO)

隨著製程技術日益複雜，單純依靠電晶體本身的微縮已難以為繼。未來將更加強調系統層級的優化（STCO），將晶片設計、製程技術、封裝技術等環節進行通盤考慮和協同優化，例如透過先進封裝技術（如 Chiplet 小晶片設計）來整合不同製程節點或功能的晶片，以實現整體系統性能的最大化。DTCO 則更側重於在設計階段就充分考慮製程的限制與特性，以達到最佳的 PPA 表現。

埃米（Ångström）時代的來臨

隨著 GAAFET 技術的成熟和未來 CFET 等結構的探索，半導體產業正朝著埃米（1 Å = 0.1 奈米）時代邁進。這不僅代表著製造工藝的極限挑戰，也預示著運算能力的又一次巨大飛躍。

結論：GAAFET——克服挑戰，引領半導體邁向新紀元

GAAFET 技術的出現，是半導體產業在追求極致微縮道路上的一座重要里程碑。它不僅成功接棒 FinFET，為 2 奈米及更先進製程節點的實現提供了可行的路徑，更以其卓越的靜電控制能力和設計彈性，為未來晶片性能的提升打開了新的想像空間。

然而，通往成功的道路從非坦途。正如本文所深入剖析的，GAAFET 在量產過程中，仍需克服精密量測、材料革新與良率提升等一系列艱鉅挑戰。這需要全球半導體產業鏈上下游企業、學術研究機構的通力合作與持續創新，投入大量的研發資源，方能攻克一個個技術難關。

儘管挑戰重重，但 GAAFET 所承載的巨大潛力，及其對人工智慧、高效能運算、行動通訊等關鍵科技領域的深遠影響，使其成為兵家必爭之地。我們有理由相信，隨著這些挑戰被逐步克服，GAAFET 技術必將引領半導體產業邁向一個全新的紀元，持續驅動著人類社會的數位化轉型，並最終將更強大、更智能的科技成果帶入我們的生活之中。GAAFET 不僅是工程師智慧的結晶，更是開啟未來無限可能的關鍵密鑰。