2.5D 與 3D 封裝技術完全指南：從核心原理到前沿挑戰與未來應用

導論：超越摩爾定律，為何需要 2.5D 與 3D 封裝？

數十年來，半導體產業遵循著摩爾定律的步伐，藉由不斷縮小電晶體尺寸，在單一晶片上塞入更多功能，提升運算效能。然而，隨著物理極限的逼近，單純縮小尺寸變得越來越困難且昂貴；同時，資料傳輸的瓶頸日益突顯，尤其是在處理器與記憶體之間的高速資料交換需求，傳統的平面封裝技術已漸漸力不從心。

為了突破這些限制，半導體產業將目光轉向了「超越摩爾」(More than Moore) 的策略，其中，先進封裝技術扮演了關鍵角色。2.5D 與 3D 封裝便是其中的佼佼者，它們不再局限於單一晶片的平面佈局，而是透過更立體的整合方式，將不同的晶片（Chiplet）或功能模組緊密地連接在一起，目標是實現更高的效能、更低的功耗、以及更小的系統尺寸。這篇文章將帶您深入了解這兩種技術的原理、差異、挑戰與未來發展。

2.5D 封裝：中介層的橋樑藝術

想像一下，您需要將幾個獨立但需要高速溝通的積木（代表不同功能的晶片，例如 CPU 和高頻寬記憶體 HBM）放在一個底板上。傳統方式可能是將它們各自放在底板上，再用較長的電線連接，速度較慢且佔空間。

2.5D 封裝則引入了一個關鍵元件——「矽中介層」(Silicon Interposer) 或其他材質的中介層（如有機材料或玻璃）。這個中介層就像一個高精密度的「轉接板」，上面佈滿了極細微的導線。各個裸晶（Die）可以非常靠近地放置在中介層上，透過微凸塊（Micro-bump）等技術與中介層連接；中介層再透過矽穿孔（TSV, Through-Silicon Via，如果中介層是矽的話）或其他導通結構，連接到底層的封裝基板（Substrate），最終與整個系統連接。

這種作法的核心優勢在於，它大幅縮短了晶片之間的連接距離，特別是處理器與記憶體之間，實現了遠超傳統 PCB 連接的超高頻寬和低延遲。目前廣泛應用於高效能運算（HPC）和人工智慧（AI）加速器中的高頻寬記憶體（HBM）整合，就是 2.5D 封裝最成功的應用範例。例如，台積電的 CoWoS（Chip on Wafer on Substrate）和英特爾的 EMIB（Embedded Multi-die Interconnect Bridge）都是知名的 2.5D 封裝技術方案。

• 優點： 技術相對成熟、良率較高、能有效整合 HBM 等提供極高記憶體頻寬、成本效益相較 3D 封裝更具優勢。

• 缺點： 仍需要中介層，整體封裝尺寸相對較大、中介層本身的成本與製造複雜性、互連密度受中介層佈線能力限制。

3D 封裝：晶片的垂直整合革命

如果說 2.5D 是將晶片並肩排列在中介層上，那麼 3D 封裝就是將晶片像蓋摩天大樓一樣，直接垂直堆疊起來。這種方式實現了真正意義上的三維整合。

3D 封裝的核心技術是利用矽穿孔（TSV）或更新的混合鍵合（Hybrid Bonding）技術，直接在垂直方向上連接上下層的晶片。TSV 是在晶圓或晶片上蝕刻出微小的垂直通道，填充導電材料（如銅），形成貫穿矽基板的電氣連接路徑。混合鍵合則是一種更先進的技術，能夠在極小的間距下，直接實現銅對銅（Cu-Cu）的連接，無需凸塊結構，提供更高的互連密度和更好的電氣性能。

透過垂直堆疊，晶片之間的連接路徑可以縮到最短（僅幾微米或更短），大幅降低訊號延遲和功耗，同時顯著提高互連密度。這使得設計師可以在極小的空間內整合更多功能，例如將記憶體直接堆疊在處理器上方，實現前所未有的頻寬和效能。英特爾的 Foveros 技術和三星的 X-Cube 技術就是 3D 封裝的代表。

• 優點： 提供最高的互連密度和最短的連接路徑、最低的功耗和延遲、最小的封裝尺寸、有利於實現真正的異質整合（將不同製程、功能的晶片堆疊）。

• 缺點： 技術複雜度高、散熱挑戰嚴峻（熱量容易在堆疊中累積）、測試困難（如何確保每一層晶片都是好的？）、堆疊造成的應力問題、製造成本和良率仍是主要障礙。

關鍵技術比較：2.5D vs. 3D 封裝

為了更清晰地理解兩者的差異，下表整理了關鍵的技術特性比較：

製造挑戰與良率考量

無論是 2.5D 還是 3D 封裝，都面臨著比傳統封裝更嚴峻的製造挑戰。

對於 2.5D 封裝，主要挑戰來自於大尺寸、高精密度的中介層製造與處理。矽中介層本身成本不低，且上面的微凸塊和 TSV 製程需要極高的精度。此外，將多個已知良好晶粒（Known Good Die, KGD）精確地放置到中介層上，並確保連接可靠，也是一大難點。

對於 3D 封裝，挑戰更為複雜。

• 已知良好晶粒 (KGD)：  在堆疊前，必須確保每一層的晶片都是功能完好的，否則一旦堆疊上去發現問題，整顆封裝就可能報廢，成本損失巨大。KGD 的測試成本和覆蓋率是一大挑戰。

• 散熱：  將發熱的晶片層層堆疊，熱量難以有效散出，形成「熱點」，可能導致晶片降頻甚至損壞。需要創新的散熱方案，例如微流道散熱（Microfluidic Channels）或熱介面材料（TIM）的優化。

• TSV/混合鍵合製程：  TSV 的深寬比、填充均勻性；混合鍵合的對準精度、介面潔淨度等，都直接影響良率和可靠性。

• 應力問題：  不同材料的熱膨脹係數差異，以及堆疊過程本身，可能在晶片內部產生應力，影響電晶體性能甚至導致結構損壞。

• 設計與驗證工具 (EDA)：  需要新的 EDA 工具來支援 3D 結構的設計、模擬、驗證和測試。

克服這些挑戰需要材料科學、製程技術、散熱設計、測試方法以及 EDA 工具鏈的全面進步。

應用場景與市場驅動力

先進封裝技術的發展，主要由追求極致效能和更高整合度的應用所驅動。

• 高效能運算 (HPC) 與人工智慧 (AI)：  這是目前 2.5D/3D 封裝最主要的應用領域。AI 模型訓練和推論需要龐大的算力與極高的記憶體頻寬，GPU、TPU 等 AI 加速器普遍採用 2.5D 封裝整合 HBM。未來的 AI 晶片可能進一步採用 3D 封裝，將運算單元和記憶體更緊密地堆疊。

• 網路與通訊：  高階路由器、交換器中的網路處理器（NPU）也需要高頻寬來處理巨量資料流，開始導入先進封裝技術。

• 高階消費性電子：  部分高階 CPU 和行動應用處理器（AP）已開始採用 3D 封裝技術（例如 Intel 的 Foveros），將不同功能的晶片（如 CPU 核心、繪圖核心、I/O 單元）堆疊，以縮小尺寸、提升效能。

• 記憶體：  HBM 本身就是一種 3D 堆疊的 DRAM 晶片，而未來更先進的記憶體架構，如記憶體立方體（Memory Cube），也將依賴 3D 封裝技術。

市場的主要驅動力來自於對更高運算密度、更快資料傳輸速度、更低系統功耗以及更小產品尺寸的持續追求。隨著 Chiplet（小晶片）生態系的成熟，不同供應商的標準化小晶片可以透過先進封裝技術靈活組合，加速產品開發並降低成本，這也進一步推動了 2.5D/3D 封裝的需求。

未來趨勢：異質整合與技術演進

展望未來，2.5D 與 3D 封裝技術將持續演進，並在「異質整合」扮演更核心的角色。

• 混合鍵合 (Hybrid Bonding) 的普及：  隨著技術成熟和成本下降，混合鍵合有望取代傳統的微凸塊和 TSV，成為 3D 甚至部分 2.5D 應用的主流互連技術，實現更高的 I/O 密度和更佳的電氣性能。

• 更精細的互連間距：  無論是 2.5D 的 RDL（重佈線層）或 3D 的鍵合間距，都將持續微縮，進一步提升整合密度。

• 3D 封裝的普及化：  雖然目前 3D 封裝成本高昂，但隨著技術突破和規模經濟效益顯現，其應用範圍有望從頂尖的 HPC/AI 擴展到更多主流市場。

• 與光學 I/O 的整合：  將光學元件（例如矽光子晶片）透過先進封裝與電子晶片整合，實現晶片間或封裝間的光互連，突破電氣互連的頻寬瓶頸。

• 散熱技術的突破：  創新的散熱材料和結構設計，如整合微流道散熱，將是釋放 3D 封裝全部潛力的關鍵。

• Chiplet 生態系的蓬勃發展：  UCIe (Universal Chiplet Interconnect Express) 等標準的建立，將加速 Chiplet 的互通性，使得採用 2.5D/3D 封裝進行異質整合的設計更加靈活和普及。

總之，2.5D 和 3D 封裝代表了半導體產業突破傳統微縮限制、延續效能增長的重要方向。它們不僅是技術的演進，更是驅動未來運算架構變革的關鍵推手。理解它們的原理、優劣與應用，對於掌握半導體技術的未來發展至關重要。