【科技速解】CoWoS 是什麼？解析台積電稱霸 AI 晶片的 2.5D 先進封裝技術

Sonya
9月30日
讀畢需時 6 分鐘

已更新：10月3日

秒懂重點：為什麼你現在非懂不可？

今日最強大的 AI 晶片，都不是由「單一」一塊巨大晶片製成，而是像樂高積木一樣，由一顆超強的「運算大腦」(GPU) 和數顆「記憶體高樓」(HBM) 組合而成。但問題來了：要用什麼東西把這些極度精密的樂高黏在一起，才能讓它們天衣無縫地溝通？

答案就是 CoWoS，台積電獨步全球的「高階晶片黏合技術」。CoWoS 的核心，是在這些小晶片（chiplets）的下方，墊一片比郵票還小、但佈滿超微米線路的「矽中介層」(silicon interposer)。這片矽基板就像一個超導體的迷你主機板，讓 GPU 和 HBM 可以背對背、肩並肩地站在一起，用數千條專屬通道光速傳輸資料。

若沒有 CoWoS 這門獨門絕技，NVIDIA 的 H100 或 B200 晶片就無法誕生，AI 革命的算力引擎也將熄火。因此，「CoWoS 產能」已成為全球科技業最關注的字眼，它的供給量不僅決定了台積電的營收，更直接掐住了整個 AI 產業的咽喉。

技術白話文：原理解析與核心突破

過去的瓶頸：為什麼不能只做一顆大晶片？

在過去，提升晶片效能最簡單的方法，就是把所有功能都做在一顆「單體式」(monolithic) 的大晶片上，這就是傳統的摩爾定律。但這條路如今已走到瓶頸。

我們可以把它比喻成「烤一張超大的披薩」：

傳統大晶片：就像要挑戰烤一張直徑五公尺的巨無霸披薩。整張披薩必須完美無瑕，只要上面有一個小角落烤焦或沒熟，你就得把整張價值數十萬的披薩全部丟掉。這種「良率」(yield) 問題，在晶片尺寸超過一定極限後，會變得極度昂貴且不切實際。

為了解決這個問題，產業轉向了「小晶片」(Chiplet) 的設計理念。

小晶片設計：這就像分開烤許多塊小的、完美的「特色披薩塊」。一塊是專門負責運算的 GPU 口味，幾塊是專門儲存資料的 HBM 口味。分開製造，每一塊的成功率（良率）都非常高。

但新問題來了：這些小披薩塊烤好後，該怎麼把它們完美地拼在一起，讓它們嚐起來就像是同一張披薩？如果只是把它們隨便擺在一個普通的大盤子（傳統封裝基板）上，它們之間的距離太遠，味道（數據）無法快速融合。

它是如何運作的？(務必使用比喻)

CoWoS 就是為了解決這個「拼盤」問題而生的「智慧型超級拼盤」。它的名字其實就解釋了整個流程：Chip-on-Wafer-on-Substrate（晶片堆疊在晶圓之上，再封裝於基板之上）。

讓我們繼續用披薩來比喻 CoWoS 的三大步驟：

第一步：Wafer (晶圓) 這指的是在各自的晶圓工廠裡，分別製造出核心的「GPU 披薩塊」和「HBM 披薩塊」。這是整個流程的基礎原料。
第二步：Chip-on-Wafer (CoW，關鍵步驟) 這是 CoWoS 的魔法核心。它不是用普通的塑膠盤子，而是用一片本身就是由「矽晶圓」材料製成的、極度平整的「矽中介層」(Interposer) 當作拼盤。
- 智慧拼盤：這片矽中介層上，預先用半導體製程蝕刻了數萬條比頭髮還細的「微米級溝槽」（金屬導線），就像一個佈滿超級高速公路網的迷你城市。
- 精準擺放：然後，將烤好的 GPU 和 HBM 披薩塊，以極高的精度「黏」在這片智慧拼盤的指定位置上。GPU 和 HBM 上的數千個訊號接點，會與拼盤上的高速公路網完美對齊。
第三步：on-Substrate (oS) 最後，將這整個裝著晶片的「智慧矽拼盤」，再放到一個傳統的、較大的綠色「有機基板」(Substrate) 上。這個基板就像是餐桌，負責將整個晶片模組與電腦主機板的其他部分連接起來。

透過這個「矽中介層」的巧妙設計，原本獨立的小晶片，得以用極短的距離、極大的頻寬緊密溝通，其效能幾乎等同於一顆單體式晶片，卻完美迴避了製造巨型晶片的良率災難。

為什麼這是革命性的？

CoWoS 不只是一種封裝技術，它是一種實現「超越摩爾定律」(More than Moore) 的核心策略。

實現極致的互連效能：矽中介層提供的互連密度和速度，是傳統有機基板的數十倍，這才得以滿足 HBM 對 GPU 的海量資料餵養需求。
大幅提升製造良率：化整為零，分開製造再組合，整體良率遠高於製造一顆同樣複雜度的巨型單體晶片。
賦予設計的彈性與經濟效益：設計師可以混搭不同製程的晶片。例如，最核心的 GPU 採用最昂貴的 3 奈米製程，而旁邊負責輸出入的 I/O 晶片，則可用較成熟便宜的 16 奈米製程，達到最佳的成本效益。

產業影響與競爭格局

誰是主要玩家？

CoWoS 及類似的 2.5D/3D 封裝技術，是當今半導體金字塔頂端的戰爭。

台積電 (TSMC)：CoWoS 的發明者與絕對的王者。從基礎的 CoWoS-S，到為了容納更大晶片而生的 CoWoS-L 和 CoWoS-R（採用矽橋技術），台積電的技術組合拳讓其牢牢掌握著 NVIDIA、AMD 等幾乎所有高階 AI 晶片的訂單。其 CoWoS 產能是全球科技業的戰略資源。
英特爾 (Intel)：最強的競爭者。Intel 擁有兩大王牌技術：EMIB（嵌入式多晶片互連橋）和 Foveros（3D 堆疊）。EMIB 是一種更具成本效益的方案，它不像 CoWoS 需要一整片矽中介層，而是在需要高速互連的地方，巧妙地嵌入一小塊矽橋，被視為 CoWoS 的有力挑戰者。
三星 (Samsung)：三星也推出了自家的 2.5D 封裝技術 I-Cube，並正在積極發展其 3D 堆疊技術 X-Cube，希望在此領域追趕台積電，爭奪高階 AI 訂單。
封測廠 (OSATs)：如日月光 (ASE)、艾克爾 (Amkor) 等傳統封測龍頭，也在積極開發類似的技術，希望能分食中低階市場的訂單。

技術的普及時程與挑戰

CoWoS 最大的挑戰只有一個詞：產能。

產能瓶頸：CoWoS 製程極度複雜，需要特殊的精密設備，且生產週期長。隨著全球 AI 競賽白熱化，NVIDIA、AMD、Google 等巨頭對 CoWoS 產能的瘋狂搶奪，已遠遠超過台積電的擴產速度。這個嚴重的供需失衡預計將持續到 2025 年底甚至更久。
成本高昂：由於其複雜性和所需的材料，CoWoS 的封裝成本極高，目前只有最高階的 AI 加速器、伺服器 CPU 等產品才能負擔。

技術演進：未來的 CoWoS 將朝著更大的封裝面積、更高的互連密度發展，並將與玻璃基板、共同封裝光學 (CPO) 等下一代技術深度整合。

潛在的風險與替代方案

市場最大的風險，是 AI 硬體產業鏈對於台積電 CoWoS 產能的「過度依賴」。任何影響台積電生產的因素（如地緣政治），都可能直接導致全球 AI 晶片斷供。

主要的替代方案來自英特爾的 EMIB。EMIB 的架構更靈活，理論上成本更低，如果英特爾的代工服務 (IFS) 能夠成功吸引到大客戶，將對台積電的 CoWoS 霸權構成實質威脅。此外，對於頻寬要求沒那麼極致的應用，更先進的扇出型封裝 (Fan-Out) 技術也是一種成本效益更高的選擇。

未來展望與投資視角

CoWoS 以及其所代表的「先進封裝」趨勢，是後摩爾定律時代半導體產業發展的核心驅動力。未來晶片的強大與否，不僅取決於裡面用了多先進的奈米製程，更取決於用了多高明的「晶片樂高組合術」。

對於投資人來說，CoWoS 的賽局提供了極具價值的洞察：

台積電的護城河：CoWoS 不僅是營收來源，更是台積電捆綁高階客戶、維持其技術領導地位與高毛利率的戰略性護城河。其產能擴張的進度，是判斷 AI 硬體市場景氣的關鍵指標。
供應鏈的雨露均霑：台積電為了擴充 CoWoS 產能而進行的鉅額資本支出，將直接嘉惠相關的設備製造商（如蝕刻、檢測設備）與材料供應商。
挑戰者的潛力：英特爾與三星在先進封裝領域的技術突破與客戶斬獲，是觀察產業格局是否會發生變化的重要訊號。

在 AI 時代，算力的單位不再是單一晶片，而是一個由 CoWoS 緊密黏合的「超級晶片系統」。誰掌握了最先進的「黏合技術」，誰就掌握了打造 AI 帝國的鑰匙。